【已解决】如何处理clock gating出现很大的hold违规？

Alicezw · 发表于 2013-3-26 19:26:46

回复 2# QQEDA

大侠，谢谢您的解答！但是我还是不太明白。我的timing report中上面的clock的确是rising edge，但是在与门的A2端是falling edge啊，下面的与门A1端也是falling edge。这个不是满足与门的clock gating hold check吗？
实在是搞不懂这个，非常感谢您的帮助！

sjtusonic · 发表于 2013-3-27 08:55:24

回复 10# Alicezw

你这个报告中检查得很奇怪，查查你的约束，是不是对该路径设了“multi cycle”了？

Alicezw · 发表于 2013-3-28 09:17:54

回复 12# sjtusonic

约束上没有设什么multi cycle啊，时钟是这样设置的：
create_clock -period 7.4 -waveform {0 3.7} [get_ports {clk_main_128m}]
create_clock -name "clk_main_64m" -period 14.8 -waveform {3.7 11.1} [get_pins {clk_main_64m_reg/Q}]
不知道是什么问题，非常感谢您的解答！

sjtusonic · 发表于 2013-3-28 10:08:26

回复 13# Alicezw

把你的对同一path的setup检查报告贴上来看看呗？

onlykals · 发表于 2013-3-28 15:11:17

應該要把combinational gating check arc disable掉

Alicezw · 发表于 2013-3-28 16:33:41

本帖最后由 Alicezw 于 2013-3-28 16:35 编辑

回复 14# sjtusonic

这条路径的setup余量还是蛮大的，但有的路径就是setup和hold不能平衡。
谢谢您的解答！

Alicezw · 发表于 2013-3-28 16:40:26

回复 15# onlykals

请问这是什么意思？这样做的原因是？
谢谢！

sjtusonic · 发表于 2013-3-28 18:08:10

回复 17# Alicezw

你的EN端前面没有latch，估计不是要CG的功能，出现毛刺可以不care，参照2楼~

Alicezw · 发表于 2013-3-28 21:43:48

回复 18# sjtusonic

哦，谢谢您耐心地解答！

杭州太美丽 · 发表于 2013-5-2 16:29:32

回复 1# Alicezw

是因为与门的输入端A2前面的DFF是使用了 : clock rising edge 触发的，而与门另外一个输入端，是相同的clock，所以hold check一定会是有问题的，
如果前面的触发器是个 falling edge触发的话，应该hold比较容易met了

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