一道ASIC设计笔试题，求大神

zzj0329

再弱弱的问一下，此次考试还有一题我也没回答上来，两个verilog语句的区别
1. c=(d)？a：b;  与if(d) c=a; else c=b;
2.assign #delay a=b;  与 #delay a=*；

xiaocanmeng

回复 73# zzj0329

第二个应该是毛刺能不能通过的区别。
第一个看不出，难道是信号d是x/z时，有区别？

zzj0329

回复 74# xiaocanmeng


   应该不对，assign #delay a=b;只存在于编程语句，delay后能改善阻塞赋值；而#delay a=n；(n为具体常数)仅存在testbench语句中

？： 句式与if else语句好像是前者综合是组合逻辑（如mux，c为a还是b无优先级的），后者会增加一个DFF的（即先判断c=a,再判断c=b）
我当时是这样作答的，但是不确信。

260000

学习

xiaocanmeng

回复 75# zzj0329

2.关于区别是否是可传播毛刺，你做一个实验就知道了。
我们RTL code中只存在 a <= #delay b这样的延时，综合是忽略的。
你的解释实在看不懂。
1.就你写的来说，综合出来是一样的，应该都是MUX。不可能增加DFF。

sagegao

回复 73# zzj0329


    关于第二个问题，我觉得没什么区别，硬件电路都是一个mux。是不是故意设的考试陷阱，考察应试者对硬件电路的理解呢？

gzdy

回复 2# Timme


    好方法，通过用延迟小的取代延迟大的，并且让原本两个的依赖性也减小了，那么可不可以这样，与其加一个选择器，干脆加两个选择器，让两个组合电路的都作为被选，B作为第一个选择信号，第一个选择器的输出做为第二个选择器的选择信号，这样，每次需要改变的就只有选择信号，直接把两个组合电路用穷举法给列出来，消除掉两个的依赖性，这样的的话，是不是在不考虑成本的情况下，这种的时钟频率是最高的?

gzdy

回复 73# zzj0329


    关于第一个问题，我的理解是这样的，对于条件符的操作语句 即可以用于块语句里面，也可以利用assign进行连续赋值实现并行操作，而if语句只能用于块语句中，要想并行，只能借助块并行运行，至于硬件来看，感觉出来的都会mux~ 你觉得呢？

greenwindstudio

感觉2-bit的C事实上应该只是表达了1bit的信息~

lefthand01

2L 真是体现了FPGA用资源面积换运行速度的理念啊