这个问题难倒了很多人，关于时序约束

ICSYS

端口信号CLK信号送入电路内部后经过一个反相器反相产生了~CLK。因为电路的第一级寄存器是以~CLK上升沿采样的，因此时序约束时要对~CLK和输入端口的数据进行约束。请问，如何create这个~CLK信号？分频产生的时钟都很easy。但就这个反时钟难倒了无数人。
PS:有的人说用用寄存器产生~CLK（因为寄存器的输出信号可以被DC找到并约束），但我觉得有点杀鸡用宰牛刀的感觉。

sjtusonic

回复 1# ICSYS


    请问在端口clk处(正沿)来create clock的话，进去之后会导致问题吗？

这样定义的话，会导致进去的~clk reg采样时在半周期出采样。但仍然能算timing吧？

205207033

需要重新create时钟么？port口定义一个就可以了。

分特

同3楼，直接定义一个clock就可以了

陈涛

3楼正确

在这里也需要用耸人听闻的标题骗点击吗？

yiyeyo

没看到有啥难度啊？ inv 工具自动传过去的啊

ICSYS

回复 2# sjtusonic


   谢谢您的关注，必须产生~CLK的，对输入端口的时序约束是用~CLK做的，而不是CLK。

ICSYS

回复 3# 205207033


   谢谢您的关注。~clk是在内部产生的。因此不能再port口做。您说的是PAD加BUFFER时加个反相器产生~clk吧？这和在内部产生~clk是一样的。仍然要调用反相器并用~clk做约束。

ICSYS

PROBLEM SOLVED!THANKS EVERBODY