前端设计求教

菜鸟ASIC

小弟碰到一个小问题,请各位指教一下:一个由低电平转化为持续高电平的信号a;
由于a是个持续的高电平,我想由a只输出一个时钟(clk)脉冲宽信号b;
请问该如何进行设计编程呢?请各位指导一下,谢谢.

雨打溪风

reg flag;
reg b;
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
  b<=1'b0;
  flag<=1'b1;
  end
else if(flag==1‘b1 && a ==1'b1)
       begin
       b<=1'b1;
       flag<=1'b0;
       end
else b<=1'b0;
end

菜鸟ASIC

回复 2# 雨打溪风


   多谢大侠指点了,,我知道了

tjzcl

电平检测电路

菜鸟ASIC

回复 4# tjzcl


   求电路结构图.......

czjcz11

reg a_dly;
wire b;
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
  a_dly<=1'b0;
  end
else
  a_dly<=a;
end
wire b = a &  ！a_dly；

yzquestc

自己综合一下就有了，太懒惰了。

y23angchen

号问题啊