面试被问到：增加decap会减小IR_drop，会带来什么影响？

zhangqiong137 · 发表于 2012-11-7 15:44:44

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 zhangqiong137 于 2012-11-7 21:29 编辑

面试中被问到，为了降低IR_DROP，可以增加decap，但是增加的decap会带来什么影响？当时就只知道会影响电路的时序，因为增加decap会增加负载电容。面试官问还会影响什么，我就没有回答上来。
难道是因为decap中存在metal 1 会对SI有影响，希望大牛能赐教，不胜感激！

xjg@hmes · 发表于 2012-11-7 15:57:09

本帖最后由 xjg@hmes 于 2012-11-7 15:58 编辑

影响：
面积大，占用size
边泄漏功耗产生

作用：
会减小noise，稳定电压

zhangqiong137 · 发表于 2012-11-7 16:22:00

影响：
面积大，占用size
边泄漏功耗产生

作用：
会减小noise，稳定电压
xjg@hmes 发表于 2012-11-7 15:57

登录/注册后可看大图

为什么会有“边泄漏功耗产生”？

xjg@hmes · 发表于 2012-11-7 16:48:30

decap的工作原理了解一下，应该就清楚了。

zhangqiong137 · 发表于 2012-11-7 17:42:56

回复 4# xjg@hmes

我知道为什么了，谢谢了！

zfx253 · 发表于 2012-11-7 18:30:00

回复 xjg@hmes

我知道为什么了，谢谢了！
zhangqiong137 发表于 2012-11-7 17:42

登录/注册后可看大图

解释解释，第一次听说“边泄漏功耗”

yohuang · 发表于 2012-11-7 18:45:20

DCAP is built from MOS transistor and used mos gate cap, the gate leakage of dcap is a significant contributor in sub-40nm process.

In some cases, DCAP does not increase the total chip area since io may become the limiting factor of chip area.

DCAP quality also affect the ESD level of the chip, and thus the DCAP always has R (mos D-S resitor) connected to the gate terminal of MOS cap.

chenyueboy · 发表于 2012-11-7 19:50:46

gate 的漏电流，感觉这个应该泄露的电流非常小吧。是不是在.13工艺以上是不是可以忽略？
数字版图里会有这么多的空余面积加这个电容。

zhangqiong137 · 发表于 2012-11-7 21:08:15

DCAP is built from MOS transistor and used mos gate cap, the gate leakage of dcap is a significant c ...
yohuang 发表于 2012-11-7 18:45

登录/注册后可看大图

能不能详细解释一下decap对ESD的影响，谢谢！

liuada001 · 发表于 2012-11-8 00:18:24

随着信号的翻转，应该也会增加switching power。
对于ESD的保护，是不是说相当于在一定程度上减少了电流的突变，从而给了ESD电路足够的泄放电流时间，从而保护了GATE.
欢迎大家一起讨论。

[求助] 面试被问到：增加decap会减小IR_drop，会带来什么影响？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2