多时钟选择问题

龙溪小泮

前段设计时，有三个时钟，经过多个逻辑控制选择到一个输出pin时，前段用了create_clock在这个输出pin上。这样有影响吗？
我觉得用不着设create_clock，不知道对不对。

liuada001

得看这个pin所驱动的时序器件有没有和这个pin之前的时序器件有交互，如果没有，且不需要考虑source delay，那么create_clock就可以

龙溪小泮

回复 2# liuada001


   

   

得看这个pin所驱动的时序器件有没有和这个pin之前的时序器件有交互，如果没有，且不需要考虑source delay，那么create_clock就可以

这儿如果有交互的时序检测呢，改怎么设呢？

liuada001

create_generate_clock

龙溪小泮

回复 4# liuada001


create_clock [get_ports cclk]  -period 16  -waveform {0 8}
create_clock [get_ports mclk]  -period 16  -waveform {0 8}
create_clock [get_ports tck]  -period 40  -waveform {0 20}

输出时钟是mux_clk

这三个该怎么设置create_generated_clock 呢？
我试过“create_generated_clock -name mux_clk -master_clock cclk [get_pins **]”无法创建时钟

chrisyl

回复 5# 龙溪小泮


   加上-add 选项呢

龙溪小泮

回复 6# chrisyl


   试过，加了“-add”也不行

205207033

为什么不能设?报什么错?

liuada001

不是-master_clock，是-source吧。而且你貌似没有给generate_clock定义pin

在你目前的这种情况，我建议不用在mux处定义时钟。建议设定如下：

set timing_enable_multiple_clocks_per_reg true
set_false_path -from [xxx] -to [xxx](三个主时钟互相false_path)

让工具自动分析三个时钟的个子的时序。

甲醇CH3OH

回复 2# liuada001


    直接create在输出pin上，优点是constriant 会简单， 缺点是是会导致做CTS的时候不把从真正root点到这个mux的path作时钟处理，特别是高频时钟问题会更加明显，也会导致约束点的mux输出波形不是你想要的波形，比如说你care duty cycle的电路。