DC综合多时钟的约束问题

孤月飞星 · 发表于 2012-12-19 15:38:57

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急问

A，B两个时钟通过一个MUX得到C时钟，A时钟是主要时钟，综合的时候设置时钟如下

create_clock -name clk -period xx -waveform xx [get_ports A]

set_case_analysis 0 MUX/CS --> (选择 A)

目前我做的设计中，综合后报出的时序信息显示： C之前的U1（综合工具自动加入的MUX2HD1X），输出延时有200多ns，为什么啊？个人感觉好像是驱动无限大的问题。

陈涛 · 发表于 2012-12-20 11:24:56

再加一个set_ideal_network

孤月飞星 · 发表于 2012-12-29 17:25:20

恩，确实这样就可以解决了，谢谢版主。还想问一下怎么设置这个问题已经解决啊？也好方便其他人学习

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