请教各位，最近我们在tape out之前做的check list中的几个问题

AveryYoung · 发表于 2012-10-24 09:14:47

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工艺是250nm，主时钟频率是13M，系统控制时钟为423K

1.时钟树使用的clock tree buffer？invertor？clock tree 线宽？线距？
问：我知道我们用的BUFCK和INVCK是把库里面所有的都添加到当时的ctstch文件中，请问这么添加是否合理？
clock tree的线宽线距要怎么看?

2.若设计中有高阻信号是否添加bushold cell？
问：设计中有8个输入到IP的高阻信号，是通过std中的某个cell输出得到高阻信号，请问什么是bushold cell？

AveryYoung · 发表于 2012-10-24 18:59:27

回复 2# zhq415758192

悲催了，整个芯片的所有连线线宽都是按照foundary的lef中定义的最小线宽来的。要紧么？

memcad · 发表于 2012-10-25 09:09:32

回复 3# AveryYoung

CLOCK信号不能用最小线宽的，起码要2x，clock线的EM效应最厉害，温度也最高，可靠性考虑得加宽。

magic114 · 发表于 2012-10-25 09:16:10

回复 AveryYoung

CLOCK信号不能用最小线宽的，起码要2x，clock线的EM效应最厉害，温度也最高，可 ...
memcad 发表于 2012-10-25 09:09

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楼主的情况频率很低，采用默认线宽应该没问题吧？

damonzhao · 发表于 2012-10-25 09:19:32

回复 6# magic114

没问题！

magic114 · 发表于 2012-10-25 10:35:16

回复 magic114

没问题！
damonzhao 发表于 2012-10-25 09:19

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那么请教一下，假设用的是65nm工艺，时钟频率达到多少时需要2x线宽和2x间距？

damonzhao · 发表于 2012-10-25 10:41:50

安全起见，都是采用double或者加shield VSS。个人感觉500M以下不加shield应该也没关系。
不过你的十几M的不用double肯定也没问题。
建议和foundry再确认下。

damonzhao · 发表于 2012-10-25 10:42:20

安全起见，都是采用double或者加shield VSS。个人感觉500M以下不加shield应该也没关系。
不过你的十几M的不用double肯定也没问题。
建议和foundry再确认下。

fishwly · 发表于 2012-10-25 10:42:43

學習了~~~

damonzhao · 发表于 2012-10-25 13:29:42

回复 12# zhq415758192

double space就够了

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