是我的笔误,都是同一个信号。
always @(posedge clk or negedge rst_n)
begin
if(~rst_n)
flag <= 2'b0 ;
else
case(rtmp)
2'b10 : flag <= 2'b00;
2'b01 : flag <= 2'b01;
default: flag <= 2'b10;
endcase
end
这个是一个选择器后面接了一个D触发器
那么下面的是什么电路?
always @(posedge clk or negedge rst_n)
begin
if(~rst_n)
flag <= 1'b0 ;
else
case(rtmp)
2'b10 : flag <= 1'b0;
2'b01 : flag <= 1'b1;
default: ;
endcase
end