PLL不锁定现象描述

zhaoyang1988410

PLL全部用电路模块搭建之后，PLL无法锁定，VCO控制端波形如上图（无法锁定）：

各个模块的参数如下：参考频率5MHZ；CP电流50uA；VCO此时的工作频率为6.1GHZ，Kvco从150MHZ/V到250MHZ/V之间变化；1/N分频器N=1220；二阶LPF的C1=3PF，R2=400K，C2=12PF（R2、C2同支路）。

使用排除法，首先将VCO和BUF用理想Veriloga编写（此时Kvco恒定，设为200MHZ/V），此时的PLL可以锁定，这就可以证明PLL环路是稳定的，各个模块的参数设置应该没问题，可能是VCO的问题；

但是我将VCO用电路级代替，BUF和1/N分频器用理想Veriloga代替，PLL还是锁定的，又证明了VCO的电路没问题，这个就与上面的现象矛盾了。

因此我猜测可能是那个BUF的问题，但是我用的这个BUF是结构最简单的两个电阻做负载的差动对构成的，应该对PLL的锁定没有什么影响的。

上面的结论既证明VCO有问题另一个又证明VCO没问题，请问有没有人遇到过这样的问题？难道是BUF的影响吗？但是BUF结构很简单很常见，应该没什么影响的。还是VCO和BUF不匹配？（要是有附件的话不要下载。我发错了）


问题补充一下：
下面的tran怎么解释呀？看似锁定，但是并没有锁定，一直上下跳动

电荷泵的结构就是池保勇那本红色书中提到的结构，下图：


我前几天仿真的一个波形如下，怎么解释啊？


今天听到一个人说PLL的相位欲度可以通过仿真软件测试出来，用库里面的iprobe来测，请问有谁测过啊？他说手算的一般都很不准确

daodai

pm 估算了下 连40都木有

ygchen2

PLL全部用电路模块搭建之后，PLL无法锁定，VCO控制端波形如上图（无法锁定）：各个模块的参数如下：参考频 ...
zhaoyang1988410 发表于 2012-10-15 18:04

                               
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所用排除法实际并不成立，没有干扰情况可以锁定并不一定可以证明稳定性没有问题。从现象看起来还是像稳定性有问题，可以简单做个试验，把C2增加一个量级，看看情况有没有好转。

semico_ljj

N=1000以上会不会有问题呢？N越大延时越大，jetter也不好弄啊？

semico_ljj

N=100~200以上也不多见啊？
实际是这样吗？有知道的说一下呢？

zhaoyang1988410

回复 2# daodai


    问一下相位于都怎么算啊?

daodai

回复 6# zhaoyang1988410


    在这表述不清 随便看一个研究生论文 都会有详细的公式，一般 零点是截止频率的1/4 , 极点是截止频率四倍

smelly

回复 1# zhaoyang1988410


    先不管你的bug具体的原因，就环路参数来看，根据计算得知相位裕度小于30。这样的设计是不对的，但相位裕度不一定是造成不锁定的原因。你把CP中，开关的控制信号，打出来看一下

zhaoyang1988410

回复 8# smelly


    你想看哪个状态下的CP的控制信号啊?波形密密麻麻的看不清，我可以给你放大截图

zhaoyang1988410

所用排除法实际并不成立，没有干扰情况可以锁定并不一定可以证明稳定性没有问题。从现象看起来还是像 ...
ygchen2 发表于 2012-10-15 21:33

                               
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    我试了,还是没有锁定,会不会是VCO的增益变化太大了啊？