问个2个小问题，关于verilog

傅青云 · 发表于 2012-10-6 22:47:44

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本帖最后由傅青云于 2012-10-6 23:07 编辑

alway@(posedge clock)
begin
a=b;
c=a;
end

到底生成几个触发器，老夏那本书是生成一个触发器，然后c和a直接连接

但是既然两个赋值语句都是clock触发，难道不应该是产生两个触发器吗？（D端都接到b）
A和B那个才是真正生成的电路，虽然两张图逻辑功能上等价，但是还是想弄明白具体的物理构造！

第二个问题：夏老师的书中说“缩减运算符”，与、或等双目运算都好理解，
但是他说非运算也有缩减运算，而缩减运算的结果是一位的bit类型，太费解了，要怎么把一个多位的数据用非运算进行缩减运算？？而且得到一位结果？缩减.jpg

而且非运算本身就是单目运算的，“~A”不就是非运算吗，那么A的“缩减非运算“要怎么表示？
非运算到底有没有缩减运算？
如果有，结果如何能是一位？难道是最后一位取反的结果？

傅青云 · 发表于 2012-10-6 22:56:51

我是菜鸟级别

gaurson · 发表于 2012-10-6 22:57:48

回答第一个：阻塞赋值，在这里综合工具就是把它当作一个线的；如果是非阻塞赋值，才有时钟驱动下事件队列的概念，才会被综合工具理解为两个触发器。

傅青云 · 发表于 2012-10-6 23:01:17

回答第一个：阻塞赋值，在这里综合工具就是把它当作一个线的；如果是非阻塞赋值，才有时钟驱动下事件队列的 ...
gaurson 发表于 2012-10-6 22:57

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嗯，但是我那两张图是等价的，夏老师的书只有一个触发器，但是在quartus里，查看RTL viewer的确是2个触发器

gaurson · 发表于 2012-10-6 23:07:15

哦，没仔细看，我的意思不会是两个串行触发器，至于工具理解出来是2个并行还是1个驱动两个输出，这个也许和工具有关系，具体问题具体分析，或许用别的综合工具就得不到这种结果。你可以试着把这个process写成可综合的风格看看，就是加上异步复位会不会工具理解的更好，毕竟工具不是人，可能不一定得到我们期望的结果。

傅青云 · 发表于 2012-10-6 23:13:25

本帖最后由傅青云于 2012-10-6 23:14 编辑

哦，没仔细看，我的意思不会是两个串行触发器，至于工具理解出来是2个并行还是1个驱动两个输出，这个也许和 ...
gaurson 发表于 2012-10-6 23:07

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嗯，谢谢，其实我才开始学verilog我学的是软件，最近想学计算机组成和体系结构，
心血来潮想自己设计一个模型机，所以开始学硬件语言
还在纠结学verilog或是VHDL呢

学了几天的verilog了上手挺快，但是容易出错啊

然后看了点VHDL 感觉风格有点小别扭

趁着我还没深入，大家给点建议：
学那个好一点

eetpo · 发表于 2012-10-6 23:27:19

第一题，A和B都是对的，但出于逻辑优化的目的，可能会综合成一个
第二题，没听过非还有按位运算

tiangua · 发表于 2012-10-7 08:40:20

第一个写法有问题，最好不要这样写，仿真结果和上板结果可能不一样。使用时钟沿触发的认为是时序逻辑，应该用 <= 。使用*或者信号的，要用 =。

第二个，~不是缩减运算吧，应该是按位取反。！可能是一个类似于 ~（|A)的运算。

清秋倦客 · 发表于 2012-10-7 19:32:11

回复 6# 傅青云

我也是刚学verilog的菜鸟。。楼主有兴趣的话一起学习。我q670265769

liangyi790328_8 · 发表于 2012-10-16 13:42:19

应该用非阻塞语句, 将产生两个FF.

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