【已解决】为什么对保持时间检查时不需要设置时钟抖动

mikiahmikiah

如题目

papertiger

hold 一般是检查时钟的同一周期的同一沿，时钟抖动不影响。

mikiahmikiah

回复 2# papertiger


哦，明白了， 谢谢您啊，

albert_eetop

抖动对hold也是有影响的，对hold也是有害的。检查hold也应设置抖动吧。

mikiahmikiah

回复 4# albert_eetop


    不用吧，我在一本书上看到说不用，2楼解释了为啥不用考虑。
One can specify different clock uncertainties for setup checks and for hold checks. The hold checks do not require the clock jitter to be included in the uncertainty and thus a smaller value of clock uncertainty is generally specified for hold.这是原话。。。

albert_eetop

那uncertainty都包括什么呢？

papertiger

回复 6# albert_eetop


    uncertainty 主要为了安全性（包括model 和 工具的不准确性）。

至少：
1，fab 对工艺提取模型误差。
2，IR-drop 的考虑与否？
3，OCV的考虑与否？
4，lib cell 的模型与实际的差异。
5，工艺自身的不均匀性。

等等。

但是和setup不同，不包括时钟的周期不均性的jitter。

mikiahmikiah

回复 6# albert_eetop


The uncertainty in the timing of the clock edge is to account for several factors such as clock period jitter and additional margins used for timing verification.    In general, before the clock
tree is implemented, the set_clock_uncertainty command is used to specify a value that includes clock jitter plus estimated clock skew plus additional pessimism.这句话是书上的， additional margins就是7楼所说的吧。。

729050850

赞同2楼的说法，DC中uncertainty对HOLD设置的约束值比对SETUP设置的约束值小,因为JITTER对DATA的第二个沿的影响和对第二个时钟触发沿的影响是一样的，所以HOLD的约束不考虑JITTER

albert_eetop

明白了，因为检查hold时，在同一时钟域中，jitter对上一个flipflop的->Q的影响（即本flipflip的D端）相对于CK沿是同一时钟沿，影响是一样的。
但是，如果对于不是flipflop输出的路径，比如，芯片的输入端口到一个flipflop的D端的路径，同时clock也存在延迟，检查hold时需不需要考虑jitter呢？