FPGA的保持时间不为正的问题

zhalvin

在xilinx的《手把手课堂：FPGA 101           赛灵思FPGA设计时序约束指南》中有这么一段话：
              根据设计，在FPGA架构中，对所有速度等级，保持时间均不为正(为零或者为负)。这样可以简化布局布线，因数据只需先于时钟脉冲边缘到达，并可在时钟脉冲边沿采样发生后即刻发生变化。
请问这句话怎么解读？
   是说在布局布线前保持时间为正即为违例？还是不考虑保持时间？
在布局布线后呢？所有的保持时间是均不为正还是均不为负？

asyou

感觉他说得好矛盾，前面说需要一定的保持时间，后面又说保持时间可以是任何值。所以应该是笔误，应该是另一个概念，但是的确是需要一定保持时间，你明白这一点就可以了！

buley

保持时间不为正，也就是时钟沿到达之后数据不需要保持时间吧。

夜尽天明

建议你看一下<<Finite State Machine Datapath Design,Optimization,and Implementation>>这本书！
按照这本书上说的，优化之后保持时间都为负的了，也就是零。

bob_haohao

其实这句话的后半句说的是建立时间和寄存器存取数据的关系，你只要注意，任何不满足寄存器固有的建立时间和保持时间的要求都会对后续电路产生亚稳态。其实整句话的意思就是在做设计的时候要注意建立时间的满足，这样考虑都是不全面的。

ckzuan

我的理解是这样的，在布局布线前可以不用考虑hold time保持时间，只需要满足setup time就可以了，因为在布线之后很多hold time违例就不存在了，因为加入了线延时保持时间自然就长了。

swjtuyouxuefen

他的意思是器件对保持时间的要求为0或者为负，这样在布局布线时就不容易发生保持时间违例，简化布局布线过程，减少布线时间。

r0500s2005

布局布线后会进行时钟树综合 这一部分就会解决了

quirinus

个人理解：建立时间、保持时间为器件本身特性。保持时间为时钟沿到达后数据继续保持的时间。建立时间是要求逻辑不能大于一个时间Tsetup<=Tperiod-Tnet-Tco-Tlogic，保持时间要求Tco+Tnet+Tlogic>=Thold.可以看出当逻辑时间为0时，Thold<=Tco+Tnet。
根据FPGA本身器件特性这一关系是永远满足的，在设计的过程中不用考虑保持时间。在软件看来保持时间为0或小于0时，永远满足，故在软件中设置为0或更小。在实际上保持实际是肯定有的。

vongy

Holdtime为0表示在时钟上升沿的时候数据刚好发生变化，Holdtime为负表示数据在上升沿到来之前就发生的变化，如果布线前设定Holdtime为负工具会认为永远满足条件，在holdtime这一个参数上可以是任意值，这样就有利于工具布局布线，因为少了一个需要计算的参数。但这样不等于说holdtime为正就是违例，只是工具这样会花费更多的精力去完成布局布线。
为什么可以这样去做？我觉得是FPGA的特性决定的，可能是他可以保证布局布线后引入的延时可以满足他自身DFF Holdtime的需求。
但布局布线后Holdtime一定要满足要求，正的，不然还没有采样数据就发生的变化肯定采不到正确的值。
另，从ASIC的角度来说，一般最开始的时候也不需要关心HOLDTIME，只关心SETUP TIME，因为HOLDTIME可以在后面满足SETUP TIME的情况通过垫BUFFER的方式来满足。