自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

Timme

按照你的方法在quartus stratix III里面实验了一下。最小脉宽违规！不知道你怎么通过时序的，可以跑2.5GHz？ ...
kaiseradler 发表于 2012-8-16 22:54

                               
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我每次在预测fmax前都会先说明：“如不考虑Minimum Pulse Width约束”。。。


另，这段东东是刚刚手打的，家里电脑没装Quartus，延时都是预估值，我人肉做的STA。仅为举例。

为达到近似效果，你还得在Assignment Editor中禁用clk_buf/clk_buf2节点的全局时钟，否则可能从clk_buf又拉到全局时钟去了。。。

kaiseradler

回复 31# Timme

多谢了，听大神一席话胜读10年书啊。受教了

ysxiliu

Timme，你好！看了你在27楼的讲述，受益匪浅，也解决了我多年的疑惑。不过在 手动时钟树 -- 创建共同时钟路径 这里，我有一个疑问，当生成了clk_buf这条wire以后，我知道可以在qsf文件里面直接写set_location_assignment，但是在assignment editor里面怎么找不到这条线呢？另外我将clk_buf放进同一个LAB以后，timequist分析FMAX并没有变化，这是怎么回事呢？

Timme

Timme，你好！看了你在27楼的讲述，受益匪浅，也解决了我多年的疑惑。不过在 手动时钟树 -- 创建共同时钟路 ...
ysxiliu 发表于 2012-8-17 11:09

在对clk_buf加了keep注释后，assignment editor的filter中选post-synthesis就能搜到，chip planner中ctrl+f也可以搜到。

今早试了一下用150F1152I3的器件跑，寄存器摆在中央两个相邻的LAB，忽略最小脉宽默认跑1.3GHz手动时钟树后跑4.1GHz，仅供参考。

kaiseradler

回复 34# Timme

我用340F1517c4才跑2.2G？可否把你的工程发上来，我看看哪里出了问题.我的寄存器是放在同一个LAB中的，clk_buf和clk_buf2也是同一个LAB。

Timme

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我用340F1517c4才跑2.2G？可否把你的工程发上来，我看看哪里出了问题.我的寄存器是放在同一 ...
kaiseradler 发表于 2012-8-17 11:45

在sdc里调整一下skew大小，看一下hold time余量。当hold余量最小时setup就能最快(skew达到平衡)

kaiseradler

回复 36# Timme


    难道用设置最大最小延迟约束clk_buf到clk_buf2,clk_buf到din_ff,clk_buf2到din_ff2,din_ff到din_ff2这几个路径？

Timme

回复  Timme


    难道用设置最大最小延迟约束clk_buf到clk_buf2,clk_buf到din_ff,clk_buf2到din_ff2, ...
kaiseradler 发表于 2012-8-17 12:44

只需设clk_buf到clk_buf2即可，不设的默认走最短路径。

用set_net_delay -min/max命令约束。

ysxiliu

只需设clk_buf到clk_buf2即可，不设的默认走最短路径。

用set_net_delay -min/max命令约束。
Timme 发表于 2012-8-17 13:23

                               
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Timme,你好，我刚开始学Quartus。您能告诉我用set_net_delay约束clk_buf到clk_buf2 的完整语句吗？在Timequest里能不能看到clk_buf到clk_buf2 的时间是多少？谢谢

Timme

Timme,你好，我刚开始学Quartus。您能告诉我用set_net_delay约束clk_buf到clk_buf2 的完整语句吗？在Ti ...
ysxiliu 发表于 2012-8-17 14:41

你可在Timequest介面打set_net_delay -long_help，有详细的语法说明。报告路径延时可在介面用report_path功能。