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[讨论] 小规模芯片的问题请教

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发表于 2012-7-16 19:16:57 | 显示全部楼层 |阅读模式

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本帖最后由 shujixyz 于 2012-7-16 19:21 编辑

大家好,我们老师需要流片测试几个D触发器的设计,需要比较触发器
的几个性能指标,主要是功耗和输入输出延时了。
现在用的TSMC018设计的版图,以前从未流过片,周围也没人做这些
不知道芯片最小能做多大才能划片,不知道能不能用数字IO(用了会
不会测不出延时?)等等一系列问题啊。。
请教流过片的高手,该如何设计测试方案呢?
发表于 2012-7-17 09:22:38 | 显示全部楼层
你们老师怎么说呢?想听听
 楼主| 发表于 2012-7-17 10:14:41 | 显示全部楼层
本帖最后由 shujixyz 于 2012-7-17 10:17 编辑

回复 2# damonzhao

怎么说? 就是我们师兄设计了个D触发器,想和其他论文中的设计(其他3个触发器)
一起流个片比较,关键是功耗和D-Q 、C-Q延时。
不知道怎么设计芯片才能比较这些指标,IO的功耗和延时比这些触发器大多了。。。
有什么好想法,望指点
发表于 2012-7-17 11:24:16 | 显示全部楼层
本帖最后由 田大雷 于 2012-7-17 11:26 编辑

你单独测试一个D触发器的延迟有难度,估计在1NS~5ns左右,看工艺。所以建议如下:1.用多个D触发器组成异步计数器链,也就是测试多个D触发器的延迟的累计,然后除以你D触发器的个数即可得到单个的。2.加数字IO的问题,肯定要加,不然不好测试。你可以用2个测试链:一个是数字IO+D触发器异步计数器链,另外一个是数字IO+200个D触发器异步计数器链,分别测试出他们的延迟。然后2个延迟相减就抵消掉了数字IO的延迟,除以100,就是单个D触发的延迟。要求2个链的数字IO要完全一致。上面的100,200只是个原理,具体数字你自己设定。3.流片的问题,一般测试(非量产)的话,有个几百X几百及以上就行了。如果只有几十,那太小了,只能用测试针卡顶上测试了。
发表于 2012-7-17 11:25:40 | 显示全部楼层
呵呵,设计指标啥的这个前端考虑吧,后端的就不多参与了
发表于 2012-7-17 11:26:29 | 显示全部楼层
你单独测试一个D触发器的延迟有难度,估计在1NS~5ns左右,看工艺。所以建议如下:1.用多个D触发器组成异步计数器链,也就是测试多个D触发器的延迟的累计,然后除以你D触发器的个数即可得到单个的。2.加数字IO的问题,肯定要加,不然不好测试。你可以用2个测试链:一个是数字IO+100个D触发器异步计数器链,另外一个是数字IO+200个D触发器异步计数器链,分别测试出他们的延迟。然后2个延迟相减就抵消掉了数字IO的延迟,除以100,就是单个D触发的延迟。要求2个链的数字IO要完全一致。上面的100,200只是个原理,具体数字你自己设定。3.流片的问题,一般测试(非量产)的话,有个几百X几百及以上就行了。如果只有几十,那太小了,只能用测试针卡顶上测试了。
 楼主| 发表于 2012-7-17 15:09:56 | 显示全部楼层
回复 6# 田大雷

非常感谢你的提示
我们的触发器延时只有300ps左右(TSMC018后仿真,流片也准备用这个工艺)
看到IO数据手册上有internal macro的电源IO,提到可以用作signal cell,不过要
自己加一级ESD,还要串联电阻,它好像就等效为一根导线,这个应该也可以用吧?
芯片大小是几百X几百微米吗?,就怕版图设计的太小,划片和测试有问题。
发表于 2012-7-17 15:37:09 | 显示全部楼层




    mpw 有最小流片单位的,制程不同,要求不一样,可以问问mpw那边的人,印象中。18应该是5个mm2为单位吧。
发表于 2012-7-17 15:46:22 | 显示全部楼层
楼主可以寻求一下当地  国家集成电路设计XX产业化基地  的帮助,这些机构有很多MPW的
 楼主| 发表于 2012-7-17 16:10:25 | 显示全部楼层
回复 8# yiyeyo

是的,我们准备5mm2的大小,想知道5mm2能不能再划成小芯片?
感觉做成一个不好保证成功率,而且就几个器件。。。
另外,我们不是弄MPW,而是找了个公司帮忙准备和他们的芯片一起流片,
一些资料是他们给的,但是残缺不全啊,没流过片的人现在遇到很多问题,
也不好经常打扰人家去问。。只好找你们了
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