dc bus_name问题

fhy_100 · 发表于 2012-7-4 21:36:22

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想把RTL代码中如a[1]在DC综合后的门级网表为a<1>,结果修改Tcl如下：
综合前define_name_rules verilog -allowed "A-Z a-z 0-9 _" -first_restricted "0-9 _ \ []" -target_bus_naming_style {%s<%d>}
综合后change_names -rules verilog -hierarchy
write  -format verilog -hier -output $path/XX.v
查看网表，a[1]改成了a<1>，但是出现了如下情况：
module registerInterface ( clk, rst, .addr({\addr<7> , \addr<6> , \addr<5> ,
      \addr<4> , \addr<3> , \addr<2> , \addr<1> , \addr<0> }), .dataIn({
      \dataIn<7> , \dataIn<6> , \dataIn<5> , \dataIn<4> , \dataIn<3> ,.......)
\addr<5> 多出了\，可是define_name_rules中禁止出现 \ 了，是不是还有约束命令
而且在ICC做floorplan中报
INFO: net in moduleXXX renamed from BYTE4<6> toBYTE4<6>1 because of name conflict
还有会出现大量的pin unconnect，不知道是不是命名的原因？