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XIDIANCAD2

对设计进行约束后，report_timing出现几个warning
1：there are 65 register clock pins with no clock.
2: there  is 1 port with parasitics but with no driving cell.
3: there are 96 endpoints which are not constrained for maximum delay

怎么会出现waring1呢，warning2不知道是什么意思。
这些warning都是因为什么产生的。怎么解决掉。

A1985

1.clock没设置对。
2.反标记住输入口要一些驱动。不然不准确。
3.约束问题，或set_max_delay设置。

XIDIANCAD2

回复 2# A1985


   我是同步设计的，只有一个时钟，reset信号都被CLK同步化了。按理应该不会出现情况1，所有的输入端口都都设置了set_driving-cell。怎么也出现情况2.情况三应该可以忽略的。

icfbicfb

man check_timing ，你就知道这些啥意思了，

有点要看下的

Rofia

no clock 是要查明白为什么no_clock的

XIDIANCAD2

回复 5# Rofia


    我很疑惑，为什么同步电路设计，有些D触发器怎么会出现没有clock,这一般是由什么原因引起的？查出来了又该怎么解决呢？

XIDIANCAD2

回复 4# icfbicfb


    there  is 1 port with parasitics but with no driving cell
我 man check_timing了下，写着，this warning is issed only when the net  connected to the port was parasitics,那该怎么解决呀，应该是信号完整性的问题吧。

XIDIANCAD2

回复 5# Rofia


    怎么去找到没有clk端的D触发器呢？

Rofia

回复 6# XIDIANCAD2


no clock check的目的是检查clock、case等设置是否完备，比如FF后面的generated_clock没有定义的话，那后面所有的sink no clock；case值传到clk端子，或者clk端连接到TieH/L，都将使得此FF没有clock信号。

XIDIANCAD2

回复 9# Rofia


    那这个是会影响到我的静态时序分析，功能是影响不了。谢谢。我再查查看