用veriloga编的adc出错了怎么办有图

eyesighting · 发表于 2012-5-25 21:37:16

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本帖最后由 eyesighting 于 2012-5-25 21:56 编辑

错误截图.jpg

做了DAC。仿SFDR时要用到adc，用veriloga编了，程序没有错误，但是仿真错了。。。

远上寒杉 · 发表于 2012-5-25 21:49:27

check&save一下你的schematic试试。

eyesighting · 发表于 2012-5-25 21:57:51

回复 2# 远上寒杉

主题上传了check&save后的

amodaman · 发表于 2012-5-25 22:07:28

这是很简单的Netlist错误。你的ADC的Veriloga源代码存成了什么View? Spectre的Switch View list里面需要包含这个View.

远上寒杉 · 发表于 2012-5-25 22:23:58

回复 3# eyesighting

你确定是这样走的流程：新建cellview，Tool选择Verilog-A Editor，确认view name是veriloga；编写代码后保存退出，弹出创建symbol的对话框。

eyesighting · 发表于 2012-5-26 00:21:55

回复 5# 远上寒杉

你确定是这样走的流程：新建cellview，Tool选择Verilog-A Editor，确认view name是veriloga；编写代码后保存退出，弹出创建symbol的对话框。

前面是的，但是保存退出时没弹出创建symbol的对话框。是自己创建的。

zhubch_04 · 发表于 2012-5-26 09:06:50

编写完代码后,保存,退出,工具会自己先CHECK代码有无错误,有错会提示你修改,一直到没错为止,然后工具自动弹出创建symbol的对话框,然后在提示下创建SYNMBOL

半支烟 · 发表于 2012-5-26 11:40:27

编写完代码后,保存,退出,工具会自己先CHECK代码有无错误,有错会提示你修改,一直到没错为止,然后工具自动弹出 ...
zhubch_04 发表于 2012-5-26 09:06

登录/注册后可看大图

是这样的。cadence自带的ahdllib库里有8位理想的adc啊

eyesighting · 发表于 2012-5-26 12:22:13

回复 4# amodaman

直接保存退出的啊，应该怎么改啊

eyesighting · 发表于 2012-5-26 12:23:10

回复 7# zhubch_04

关.jpg

保存退出没提示生成symbol啊。。。

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