用veriloga编的adc出错了怎么办有图

eyesighting · 发表于 2012-5-26 12:24:08

回复 8# 半支烟

库.jpg

学院就配了这几个库给我们。。。

半支烟 · 发表于 2012-5-26 13:05:09

回复半支烟

学院就配了这几个库给我们。。。
eyesighting 发表于 2012-5-26 12:24

登录/注册后可看大图

你看看你的lib文件定义了哪些库。这个是cadence自带的吧。估计你代码有问题吧。给你一个16位的参考下

16bitadc.pdf (57.06 KB , 下载次数: 143 )

eyesighting · 发表于 2012-5-26 14:44:27

回复 12# 半支烟

要崩溃了，以前也有人提过这问题http://bbs.eetop.cn/thread-324697-1-1.html
用了你的代码还是一样的错误，那就不是代码问题了

fishinger1999 · 发表于 2012-8-21 17:13:55

回复 13# eyesighting

我也出现过这种问题，一定要由这个analoga的view生成symbol才行，不能自己画这个symbol，祝你成功。

lusen · 发表于 2014-3-19 16:06:01

回复 12# 半支烟

谢谢

Ryggeor · 发表于 2015-5-27 22:58:44

thnx!

peterlin2010 · 发表于 2015-5-27 23:33:55

回复 16# Ryggeor

你直接把DAC NETLIST 转出来做成subcircuit
至於 ADC VERILOGA 直接 SPICE 宣告

xadc pin1 pin2 .....adc
xdac x x x x dac
会认不得应该就是两边PIN 没连到 .

huqr1226 · 发表于 2016-7-15 11:26:54

回复 12# 半支烟

多谢分享……

竍柒 · 发表于 2020-3-15 22:53:30

我用的版本是程序编完之后要按esc再输入：wq进行保存，然后就弹出是否创建symbol的提示了

frdewolf · 发表于 2020-4-20 11:07:33

楼上说的对，多谢

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