ICC的verify_drc失败，会是什么原因呢？

白兰地 · 发表于 2012-4-10 09:49:03

回复 9# damonzhao

用route_zrt_eco修完后明显DRC就减少了，线违规变为两条，线open也没了，lvs里面的float也都剩下output的了。不过在LVS中还是有logical VDD是开路的，想说之前有用set_port_location 移动过VDD port的，貌似现在这个现在LVS也报说是float net，这会不会相互影响到呢？？

白兰地 · 发表于 2012-4-10 10:01:37

回复 10# hyjrichie

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我用了route_zrt_detail -incr true之后，是所有的DRC都修复了，但是LVS时的VDD逻辑开路，想请教下，在powerplant的时候有什么要注意的地方吗？我就知道说VDD/GND不要放在边角处，所以在放置的时候也就考虑了这一点。

damonzhao · 发表于 2012-4-10 10:24:16

回复 11# 白兰地

derive_pg_connection了么？

白兰地 · 发表于 2012-4-10 11:17:06

回复 13# damonzhao

恩。。我再去运行了一下，重新verify_lvs，结果错误还是存在。。

hyjrichie · 发表于 2012-4-10 11:20:14

回复 12# 白兰地

　　看之前你在verify_lvs时的报告，应该是打开-check_open_locator和-check_short_locator选项的吧。这样把lvs的结果load进ICC就能看到具体是什么地方报VDD open。
　　至于powerplan，这个话题比较大，一般还是先看user guide，多做做积累经验。
　　VDD/VSS的port随便放什么地方，只要搭到相应的VDD/VSS金属上就可以。

白兰地 · 发表于 2012-4-10 14:59:20

回复 15# hyjrichie

嘻嘻。。谢谢你，耐心的、详尽、条理清晰的讲解和建议！！！

打开了，运行完后，我用error browser打开看，发现了只要是VDD连出来的地方都是，和core区域都是白茫茫的一片过去。。。。

damonzhao · 发表于 2012-4-10 15:15:59

回复 14# 白兰地

不知道你说的VDD的lvs open是什么样子？log给过来看看

一般来讲，只要接tiehi/lo的接对了，没有单元非法放置，那就没问题，最终calibre验证就可以了

hyjrichie · 发表于 2012-4-10 15:51:22

回复 16# 白兰地

　　那就随便找一个std cell的power pin看一下net_name的属性是不是你的power net的名字，如果是，你再看那个地方的power rail是不是power net。
　　还不行就逐一检查strape, ring, power pad pin conn吧~　这个还是看具体layout才行~

白兰地 · 发表于 2012-4-10 16:02:03

本帖最后由白兰地于 2012-4-10 16:20 编辑

回复 17# damonzhao

也不知道截的这个信息对不。。怎么看tiehi/lo是否接对，我就知道在synopsys_dc_setup里面有设置到tiehi/lo的而已。下面是版图上的图

vdd OPEN.jpg

damonzhao · 发表于 2012-4-10 17:44:14

回复 19# 白兰地

好多白的xx呀，哈哈
做stripe了么？做rail了么？什么工艺呀？

.synopsys_dc_setup怎么设置的tiehi/lo呀？没有命令加tiehi/lo么？

[求助] ICC的verify_drc失败，会是什么原因呢？

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