nc-verilog对FPGA进行时序仿真

l2002924700 · 发表于 2012-3-28 11:25:25

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我在看一些资料时讲，要进行后仿真的话，必须要添加sdf文件。但是quartus的handbook中讲在进行后仿真时只需要使用.vo文件以及.sdo文件就够了，其中.vo文件是设计的verilog仿真网表文件，.sdo文件标注.vo文件里发现的元素的延迟！那么对altera的FPGA进行仿真不需要.sdf文件吗？如果需要的话如何生成.sdf文件？

l2002924700 · 发表于 2012-3-28 11:31:19

再追问一个问题，就是在使用nc-verilog进行仿真的时候，INCA_libs是干啥用的？里面的hdl.var有是干啥用的？还有cds.lib是干啥用的？

eagle654321 · 发表于 2012-3-28 16:03:10

打开这两个文件就明白了
就是指定work library

l2002924700 · 发表于 2012-3-29 10:42:46

我在阅读quartusii的handbook的时候，手册上讲，要想使用nc-verilog来对quartus的生成文件进行后仿需要加入.vo文件以及.sdo文件，还要修改hdi.var以及cds.lib，但是问了一下别人，说是不需要，只要将网标文件以及.sdf文件加入就行，这是怎么回事啊？

SKILLER · 发表于 2012-3-29 11:11:21

sdf文件时asic流程中的
你做的fpga流程

l2002924700 · 发表于 2012-3-29 11:35:12

回复 5# SKILLER

那我在用nc-verilog对FPGA进行仿真的流程时，用的网表到底是哪一种？是vqm文件还是edif文件或者是手册上所说的.vo文件与.sdo文件？是否需要设置hdl.var与cds.lib文件？该怎样设置？我用的是单步模式！谢谢了！

digitalimage · 发表于 2012-3-29 14:27:06

回复 6# l2002924700
用.vo文件的网表，拿sdo反标，其他什么INCA_libs不用管，加入FPGA的器件库就可以了，当然这个库是后仿的库。

l2002924700 · 发表于 2012-3-29 15:01:45

本帖最后由 l2002924700 于 2012-3-29 15:09 编辑

回复 7# digitalimage

是不是把.sdo和.vo文件加入到verdi的RTL文件列表里就可以了？怎样才能将.sdo文件反表？

digitalimage · 发表于 2012-3-29 15:14:55

回复 8# l2002924700
.vo要加入，.sdo要在test_bench里用$sdf_annotate读进来，具体语法你可以搜索一下。

l2002924700 · 发表于 2012-3-29 15:29:21

回复 9# digitalimage

谢谢你了，不过还有一个问题想再请教一下！就是ncverilog的参数:
+cdslib+表示设定仿真库，而
+work 表示设定工作库
这里的所谓仿真库和工作库分别指的是啥？有何区别？谢谢！

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