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楼主: l2002924700

[求助] nc-verilog对FPGA进行时序仿真

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发表于 2012-3-29 16:19:57 | 显示全部楼层
回复 10# l2002924700
没有深入学习过,我的理解是+cdslib是定义cds.lib所在目录,假如不指定,这个cds.lib会存在于你当前工作目录下。而cds.lib文件里面定义了你的工作目录所在位置,当然你也可以用+work的方式人为指定。很抱歉,我从来没指定过,系统会在当前工作目录下产生一个INCA_libs的目录,里面就有cds.lib文件和worklib文件夹。
发表于 2012-3-29 17:17:08 | 显示全部楼层
modelsim时序仿真时用到.vo和.sdo,这两个文件在quartus ii里面生成。时序仿真时需要指定仿真库。
 楼主| 发表于 2012-3-30 14:33:29 | 显示全部楼层
在.vo文件里有读入.sdo文件的initial语句
发表于 2012-3-30 15:52:14 | 显示全部楼层
用ncverilog这个Altera后仿我仿过.

话说这个不难.用ncverilog命令行,不需要去考虑+cdslib +work之类的选项.如果你设这么复杂,有时就失去简化过的ncverilog的意义了.ncvlog是要用到更多东西的.ncverilog本来就是打算简化使用,傻瓜式命令.

ncverilog \
-f xxxxxxxfile.lst \
+ncaccess+rwc \
+notimingchecks \
+loadpli1=../plis/verdi/debpli:novas_pli_boot \
+loadpli1=../plis/denali/libdenpli:den_PLIPtr

如果没有用到verdi和denali memory model,最后两行去掉.
ncverilog \
-f xxxxxxxfile.lst \
+ncaccess+rwc \
+notimingchecks
发表于 2012-3-30 15:56:00 | 显示全部楼层
删减之后的xxxxfile.lst

//------------------------------------------------------------------------------
//
//------------------------------------------------------------------------------

+incdir+../../bench/pci_mt32
+incdir+../../rtl/core


+define+SIM_DUMP_WAVE
+define+SIM_STRATIX_TIMING


../../rtl/top/timescale.v

//------------------------------------------------------------------------------
// NETLIST
//------------------------------------------------------------------------------

./xxxxxx.vo

//------------------------------------------------------------------------------
// VERIFICATION
//------------------------------------------------------------------------------


// STRATIX
../../hsm/altera/altera_mf.v
../../hsm/altera/altera_primitives.v
../../hsm/altera/stratix_atoms.v

../../bench/pci_mt32/arbiter.v
../../bench/pci_mt32/monitor.v
../../bench/pci_mt32/mstr_tranx_fv2.v
../../bench/pci_mt32/pull_up.v
../../bench/pci_mt32/trgt_tranx.v

../../bench/xxxxxx/xxxxxxbench.v
../../bench/xxxxxx/xxxxxxsys.v
发表于 2012-3-30 15:58:46 | 显示全部楼层
在quartus输出的xxxxxx.vo文件里面

确实有反标sdf的命令
// synopsys translate_off
initial $sdf_annotate("xxxxxx_v.sdo");
// synopsys translate_on

所以把quartus生成的xxxxxx.vo和xxxxxx_v.sdo文件,放到仿真的目录下即可.
发表于 2012-3-30 16:00:46 | 显示全部楼层
不过.告诉你很不好的消息.

就是打开仿真的波形文件,看里面的波形,因为经过synthesis和PR之后,netlist早已经打乱了.所以你想看中间结点的波形,你很难找到原先的net.

所以后仿意义不算很大.

现在的前仿+形式验证,应该是以后主要的方向
 楼主| 发表于 2012-3-30 16:43:12 | 显示全部楼层
回复 17# gordon_m


    十分感谢,我再仔细研究一下!
发表于 2018-12-24 18:42:23 | 显示全部楼层
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