DC综合后pad输出延时很大

zhangfan922 · 发表于 2012-2-27 22:36:55

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在设计中有一个输出时钟 assign clk_out = clk_in;其中clk_in为输入时钟，clk_out为输出时钟。
结果就是一个时钟输入进来再输出去。这个时钟是芯片的主时钟。
在做DC综合的时候，有时候会出现clk_out的输出pad延迟达到400ns，那位朋友遇到过这种问题？
能给我指点一下吗？