Calibre LVS issues (fake mismatch) in Big Design 2011/11/10

wangyl321

In 40nm design,  the LVS Verification of Calibre can not identify all instance 's connection, made lot of fake mismatch in LVS report.     This cause  by few corresponding point define in your spice and layout, to solve this issues, please add the text in sub-module level to top level's text file, this may helpful for LVS to make it clean.

icfbicfb

这个要多大的design 才能有这样的bug啊，

起码得10x10mm这种， 显卡级别还差不多，一般calibre还是很优秀的，

这句话的意思就是 底层module 可以多打些text，让顶层做起来轻松些
因为calibre本来就是hier 比较的， 一层次一个层次来，

不过这句话还是很模糊，不是好懂，

不用管吧， 还是按照以前的flow 来吧

wangyl321

还是版主有经验，呵呵，写英文是为了检索方便，英文也不太好。

在我们这里是8.4*8.4的40nm，不过我建议是任何DESING都这样做.
因为这样假如说有错误，lvs.rep里面的错误好DEBUG, run time 也回有提升.

icfbicfb

总之lvs 肯定是hier 比较了， 多大的芯片都这样的，

总体来说没看到啥明显的bug，

wangyl321

小芯片还是有比较好的Perfermance, 到40nm 8*8, 28nm 7*7 的DISGHN，还是需要很多DEBUG的技巧。

icfbicfb

那当然啊，mentor 在设计calibre的时候，也不可能拿太大的case来跑，

主要目标是中小规模芯片，到了大芯片，出点bug 也正常，

就像icc 在处理多边形的floorplan bug特多，也是这样的，

用的不多

willylin0130

Yes, I'd paid lot of effort to solve the matching problem for dummies.

dmdxwy

回复 8# willylin0130


     不是很懂啊