verilog 运算中溢出检测的问题

tt99647 · 发表于 2012-2-20 10:03:40

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二进制加法中如果出现溢出的情况，应该怎么处理？
例如： 1111 + 0001 = 10000 运算结果的位数要求与输入相同, 即10000要用4位数来表示。
请问有什么办法来检测加法的输出结果是否溢出？溢出的话，在不增加位数的条件下，如何尽可能的保证数据精度？

buley · 发表于 2012-2-20 14:15:24

进位链吧，我记得好像是这个

tt99647 · 发表于 2012-2-20 15:06:08

”进位链“百度了下貌似不想关呢 =。=

saintlei · 发表于 2012-2-20 15:22:32

溢出保护，进行截位处理就行，判断最高位的符号位，对应的截位就可以了

mosou · 发表于 2012-2-20 17:23:35

改变换编码方式

ruiruiwork2011 · 发表于 2012-2-20 17:32:34

这是你的Coding style 不是很严密，比较严密的做法是参与运算的结果定义的时候要比运算的多一位。如reg [4:0]result;reg [3:0]a,b;如果你要检测溢出的问题，用nLint可以检测出来报warnning!

guoyu · 发表于 2012-2-21 14:25:05

tt99647 · 发表于 2012-2-21 17:27:03

回复 7# guoyu

3x，不增加位数的话，只有你这种办法了。。不过感觉这种方法误差会很大呢。

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