PT分析DC综合后版图前的时序

XIDIANCAD2 · 发表于 2012-2-3 15:50:30

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DC综合后直接在design_vision里report_timing分析时序，建立时间和保持时间都满足。我现在想用PT对DC综合后版图前的网表做静态时序分析。如果不读入DC产生的sdf文件，时序分析显示建立时间不满足，保持时间满足。读入sdf文件时用PT分析的结果和在DC中分析结果一样。我的问题是在用PT对综合后产生的网表做静态时序分析时是否要把DC产生的sdf文件读入?有的人说要加，有的说不用。请知情者帮我确定下

zzczx · 发表于 2012-2-3 22:30:48

这个可以不分析。要分析不用加sdf。加sdf和dc就没有两样了。

ttder · 发表于 2012-2-4 22:09:02

DC综合后直接在design_vision里report_timing分析时序，建立时间和保持时间都满足。我现在想用PT对DC综合后 ...
XIDIANCAD2 发表于 2012-2-3 15:50

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你的design综合后，Hold time就clean了？是你搞错了吧？

zzczx · 发表于 2012-2-4 23:08:06

setup 和hold都ok 没有问题吧。如果有小的hold violation 可以等 apr后fix，但不等于一定要有hold violation啊。

XIDIANCAD2 · 发表于 2012-2-6 10:14:38

回复 4# ttder

是的，DC分析的建立时间和保持时间都满足，没有问题。难道DC综合后一定会出现保持时间违例吗！

ttder · 发表于 2012-2-6 10:33:40

绝大部分都会出现的，不排除特例电路会有这样的情况。但我做了这么多年，从来没遇见过这种特例，你可以自己分析一下电路，看看为什么会Hold time满足了。

XIDIANCAD2 · 发表于 2012-2-6 10:41:21

回复 7# ttder

好的，谢谢

永不言弃 · 发表于 2012-12-6 13:45:34

路过学习下

naisuipu · 发表于 2012-12-11 15:56:54

我也是一直只有setup time违例，而没有hold违例呢。。会不会是因为设计比较小呢？或者是我的约束添加错误了吗？

husthuige · 发表于 2013-4-19 15:07:19

我也遇到了同样的问题不知道楼主的问题是怎么解决的到底要不要加SDF文件啊？我看了几个关于PT使用的教程，在介绍pre_layout（也就是DC之后）的PT流程步骤的时候，都是三步：
1.将DC综合后的网表文件（.v）读入PT，然后设置current_design
2.将DC综合后得到的约束文件.sdc读入PT
3.然后就是report_timing得到你想要的时序路径信息

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