【已解决】有人碰到过Calibre LVS通过但流片出来VDD和VSS短路的情况吗?

meteor_lxy · 发表于 2012-1-11 00:21:12

芯片还没有加电，会受ESD和latch-up问题的影响吗？

sanxia · 发表于 2012-1-11 17:27:31

ERC一般在IO和analog IP中都会报一些，确认没问题的话就行
ESD一般会击穿栅氧，不会造成VDD-VSS短路吧
latchup应该是加电时才会发生，可能会烧掉芯片,不过不会裸片就短路吧

对于LVS，检查一下rule有没有问题
foundry的PCM/WAT结果可以要过来看看，虽然另外一个芯片没问题，
有没有一些特殊器件，电阻电容之类的，测试ok的芯片里面没用过

meteor_lxy · 发表于 2012-1-12 13:07:21

谢谢各位的指点，今天联系foundry了，暂时没有回音。
我们当初向foundry提交gds数据时，两个芯片是单独的gds，foundry在做mask时是怎么一个过程，有没有可能只把其中一个芯片的某些层弄错，而另外一个芯片又是对的？
另外，请教一下，foundry方面有哪些方法可以检查这类问题？

damonzhao · 发表于 2012-1-12 13:09:18

同批次的其他流片的公司，可以打探一下，呵呵

meteor_lxy · 发表于 2012-1-12 13:19:40

回复 14# damonzhao

同批次的芯片都是我们的，private mpw，呵呵

meteor_lxy · 发表于 2012-1-17 14:05:31

报告进展：
1、与foundry工程师讨论后，仍然没有发现流片数据及工艺生产问题，在这要赞一下T的工程师，很认真负责的跟我们开电话会议讨论问题可能的原因；
2、怀疑封装厂工程师用万用表测量圆片的方法不对，昨天让自己的工程师出差到封装厂在测试台上用探针对圆片进行测量，发现core VDD加到1V时电流约70mA，应该没有短路；
3、重新测量封装管壳，没有短路，但核对每个bump的时候，发现管壳设计方将一列VDD VSS bump与另一列信号bump弄反了，造成封装后VDD和VSS短路，现已让他们重做管壳；
这么一个简单问题，折腾我们十多天了，现在终于可以松口气，同时也对国内的某些封装和管壳设计公司很是失望啊！

damonzhao · 发表于 2012-1-17 14:28:42

赞楼主的职业精神！
给大家更好的实例参考经验！

本版主奖励200信元！

ksj116 · 发表于 2012-1-17 15:35:52

HELP:请教楼主或版主：：：：：发现短路的这个芯片没有需要merge gds的IP，而另一个功能正常的芯片反而是做了IP merge的。：：：
其中的IP merge是什么意思？给我eg解释下。

meteor_lxy · 发表于 2012-1-17 15:48:00

回复 17# damonzhao

谢版主发过年红包啊，

meteor_lxy · 发表于 2012-1-17 15:57:05

回复 18# ksj116

购买、使用IP设计公司的IP硬核时，如果只购买了使用权，是拿不到该IP的gds数据的；流片时需要双方将各自的gds都提交到foundry那里，然后将该IP的gds合并到芯片gds中，从而产生完整的流片gds，这个过程叫IP merge。

[求助] 【已解决】有人碰到过Calibre LVS通过但流片出来VDD和VSS短路的情况吗?

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