PT问题

XIDIANCAD2 · 发表于 2012-1-9 11:26:47

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在PT中对版图后的网表进行时序分析时，建立时间和保持时间都满足，但用report_violation -all_violations查看冲突时会出现很多max_transition 和max_capacitance冲突。我运行compile ultra -incremental -only_design_rule，再次查看时，max_transition和max_capacitance冲突都没有了，且建立时间的slace变大了很多。我的问题是当建立时间和保持时间都满足时，有一些max_transition和max_capacitance冲突会影响我的设计吗？这些冲突是由于什么原因产生的呢？compile ultra -incremental -only_design_rule运行后我该怎么修改网表（ECO我不太懂，希望高手指点，谢谢）

陈涛 · 发表于 2012-1-9 12:22:38

DRV(max cap/trans/fanout)是约束的一部分，在综合时，既要满足时序，也要满足DRV
做完compile ultra -incremental -only_design_rule后，可以试着再做一边-incr compile

做这些之前，首先要做的是检查DRV设定是否正确，是否在一开始的sdc里面就存在
具体DRV应该设多少，依照工艺的不同而变化，你可以去搜索以前的帖子，或者开新帖问

XIDIANCAD2 · 发表于 2012-1-9 16:11:10

回复 2# 陈涛

在做DC综合时（我没有设置max_transiton， max_fanout,max_capacitance参数，都是按照工艺库的参数来约定的），用report_constraint-all_constraints没有发现冲突，也就是说我在DC综合时，建立时间保持时间都满足且没有出现冲突。应该是由于版图后线过长引起的吧？

陈涛 · 发表于 2012-1-9 16:45:17

APR时也要有DRV

XIDIANCAD2 · 发表于 2012-1-9 17:43:21

回复 3# XIDIANCAD2

涛哥，麻烦你帮我分析下并帮我提出解答，我刚接触数字后端。
我的设计在DC综合时建立时间保持时间都满足，DVR也满足，没有冲突，所以生成的sdc应该没什么问题。然后在SOC encounter里做版图，版图弄好后在encounter里做了timing analyse,建立时间和保持时间也满足，verify也通过，于是生成SDF,和网表用于PT中做版图后时序分析。结果建立时间和保持时间也满足，但却出现了DVR冲突（max_transition ,max_capacitance）冲突，现在我不知道该如何去解决这些冲突。虽然版图后建立时间和保持时间都满足了，但有冲突。肯定需要解决。希望涛哥给我指点下！先谢谢了！

XIDIANCAD2 · 发表于 2012-1-9 18:07:29

回复 6# zhq415758192

OK,谢了！

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