救命！锁相环PLL问题求救！

lifusu

大家好，要做一个毕设课题，是关于锁相环的，刚刚入门，不是很懂，时间有限，请大家指教啊！
我的目标：
输入基准2MHz，输出可调，2MHz～800MHz，用可编程分频器调。该锁相环应用于数字系统中的时钟信号。

我的问题：
1.我用的是.18um的工艺，1.8v的电源电压，这个有可能实现吗？
2.我该不该先用什么模型建模仿真一下呢？例如simulink或者其他模型仿真分析工具？
3.各部分电路的参数是根据什么算出来的呢？比如电荷泵的电流Ip，压控振荡器的增益Kv，锁相环带宽，等等。
4.要是开始搭建电路，我该先搭建哪一部分呢？

刚接触啊，请做过的前辈指点，先谢谢了！！

Chul

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Chul

回复 1# lifusu  
你可以参考下

lifusu

电荷泵的电流大小是根据什么来设计的呢？还有环路带宽是根据什么来设计的呢？

ipmsn5

1 0.18um 1.8V 完全可以设计出来，
2 最好用matlab跑一次，因为你没有经历过，直接涉及transistor level会浪费很多时间，
3，Ip=2uA~~10uA
3, Kv=500Mhz/V~~1.5Ghz/V, 如果你打算用多条VCO曲线，那么可以适当降低VCOgain， 比如说400Mhz/V~~800Mhz/V就可以了。
4，带宽大约50K到120K比较合适，这个是根据你2Mhz的输入来决定的。
5， 先答PFD CP,VCO，

ipmsn5

以上回答基于你用0.18um Ring oscillator结构，
如果是LC 结构就不合适

lifusu

回复 6# ipmsn5


   谢谢你的回答，经过一个月的了解查看文献，我算是对PLL有一些肤浅的理解了，我的设计初步打算是：
输入12MHz，输出用在ADC、DSP、MCU等上面的时钟源来源，故将输出定在48～480MHz，我的分频器是可编程的，分别可分频4、10、20、40，所以更准确的输出是48M，120M，240M，480M。
由于我用0.18工艺，电源电压为1.8v，为了满足上述输出范围，加上一定的设计余量，所以VCO的Kvco就比较大，可能会达到1GHz数量级/V，但是这样的话，输出相位噪声就会比较大了。
现在为12MHz的输入，我选择BW＝800KHz，Icp＝50uA，闭环相位裕度PM＝60度。

几个问题：
1.我的上述设计指标合理吗？你有更好的建议吗？
2.matlab的simulink貌似不太能仿真相位噪声，那么模型仿真时，相位噪声是怎么仿真的呢？还是可以不用仿真，整体电路
搭建起来再说？
3.由于我是用在ADC、DSP、MCU等上面的时钟源来源，不需要很快切换输出频率，那么我的建立时间是不是就不需要那么短了，这样其他参数的设计空间就比较大了（我看很多非射频的PLL，建立时间都很长，有的甚至有几十ms）？
4.你提到的多条VCO曲线是怎么回事？可以简单介绍一下或者提供一批文献供我参考吗？


谢谢啦~~

semico_ljj

参考一下。。。

kook309

回复 8# lifusu


    有些时候为了减小噪声我们会对vco进行分段，还会涉及afc模块，相关文章找找还有好些，列一篇于此 abbr_e8897b4dd18fa8ab691d989a296fcbd9.pdf (417.07 KB , 下载次数: 204 )

2012-1-30 13:13 上传

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binhailiuhe

1.我的上述设计指标合理吗？你有更好的建议吗？
答：尚可，不知道你的BW＝800KHz，Icp＝50uA，闭环相位裕度PM＝60度是怎么来的，阻尼系数，固有频率考虑了没有？
2.matlab的simulink貌似不太能仿真相位噪声，那么模型仿真时，相位噪声是怎么仿真的呢？还是可以不用仿真，整体电路搭建起来再说？
答 ：一般看眼图，均方根抖动。也可用SPEC，有专仿相躁的，建议整体仿真。
3.由于我是用在ADC、DSP、MCU等上面的时钟源来源，不需要很快切换输出频率，那么我的建立时间是不是就不需要那么短了，这样其他参数的设计空间就比较大了（我看很多非射频的PLL，建立时间都很长，有的甚至有几十ms）？
答：一般不会超过1毫秒，论文上的东西，别太当真。
4.你提到的多条VCO曲线是怎么回事？可以简单介绍一下或者提供一批文献供我参考吗？
答：这个问题我无法解答。