救命！锁相环PLL问题求救！

binhailiuhe · 发表于 2012-2-1 16:47:54

1.我的上述设计指标合理吗？你有更好的建议吗？
答：尚可，不知道你的BW＝800KHz，Icp＝50uA，闭环相位裕度PM＝60度是怎么来的，阻尼系数，固有频率考虑了没有？
2.matlab的simulink貌似不太能仿真相位噪声，那么模型仿真时，相位噪声是怎么仿真的呢？还是可以不用仿真，整体电路搭建起来再说？
答：一般看眼图，均方根抖动。也可用SPEC，有专仿相躁的，建议整体仿真。
3.由于我是用在ADC、DSP、MCU等上面的时钟源来源，不需要很快切换输出频率，那么我的建立时间是不是就不需要那么短了，这样其他参数的设计空间就比较大了（我看很多非射频的PLL，建立时间都很长，有的甚至有几十ms）？
答：一般不会超过1毫秒，论文上的东西，别太当真。
4.你提到的多条VCO曲线是怎么回事？可以简单介绍一下或者提供一批文献供我参考吗？
答：这个问题我无法解答。

qchunh · 发表于 2012-2-17 23:13:00

谢谢分享！！

qchunh · 发表于 2012-2-17 23:14:03

谢谢分享，正在学习

fishbone53 · 发表于 2012-4-30 19:47:16

谢谢那个论文下载

mpoix · 发表于 2012-4-30 20:40:26

与工艺密切相关么？

xiaomahahaha · 发表于 2012-5-1 12:45:47

进来学习一下！！

wufuwei · 发表于 2012-5-1 15:48:57

学习了很多东西

semico_ljj · 发表于 2012-5-1 18:05:32

nice。

龙爱小说 · 发表于 2018-1-14 11:11:24

比较有用的分享

任性 · 发表于 2018-1-14 18:36:43

学习了

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