如何提高实现的设计的频率

dreamylife · 发表于 2011-12-6 18:42:51

回复 10# Johnny_Cheng

其实最主要的就是先要设计好你想要达到的频率，然后在编写verilog。一个always里面如果已经很长了就要加DFF了，写verilog的时候要对你写出的路径多长有明确的意识，只要每条路径都比较均衡就可以了。
还有就是最好对每个standard cell在你所用的工艺下的延迟大致了解。
结构上的教程也比较多，http://www.socvista.com/bbs/forumdisplay.php?fid=76&page=2
这是其中一个。

Johnny_Cheng · 发表于 2011-12-7 00:31:26

回复 11# dreamylife

"其实最主要的就是先要设计好你想要达到的频率，然后在编写verilog"
这句话的意思不太明白，
DFF什么意思来着，不懂
谢谢您给发的链接，谢谢，东西很多哈，很好很强大。慢慢学习，摸索摸索

dreamylife · 发表于 2011-12-7 11:43:11

回复 12# Johnny_Cheng

就是说你电路的最大频率应该是你设计之前就规划好的，这样才能知道怎么写verilog。比如这样一段代码：
always @(posedge clk)
begin
cout <= a+b+c+d+e;
end
这样综合的结果是4级加法器的时间，如果你设计的频率只允许一条路径中容纳2个加法器，那就要写成别的方式，比如

always @(posedge clk)
begin
c1 <= a+b;
c2 <= c1+c;
c3 <= c2 + d;
cout <= c3 + e;
end
这样就是分4个clock算出来，可是每个clock都会出来一组新的数值，这样就满足要求了。

或者换种方法写成
always @(posedge clk)
begin
c1 <= (a+b)+(c+d);//第一个path2级加法器
cout <= c1 + e;//第二个path 1级加法器
end