请教set_case_analysis的问题

陈涛 · 发表于 2011-12-6 11:24:12

如果不是库里的ICG，而是自己搭的话，要用
case_analysis_sequential_propagation always

注意它的副作用：set_case_analysis 会超过所有FF一直传下去

nicholas08 · 发表于 2011-12-6 11:30:24

回复 12# 陈涛

这个我也已经有了。。唉。。很郁闷啊。。

陈涛 · 发表于 2011-12-6 11:33:44

如果是自己搭的gate clock,直接在OR的输出端上set_case_analysis

nicholas08 · 发表于 2011-12-6 12:40:37

回复 10# 陈涛

多谢版主。已经可以work了。

hidedtear · 发表于 2012-8-15 16:49:41

原来后端有这么多的东西需要学习呀

陈涛 · 发表于 2012-10-29 23:24:41

难道5，6楼讲得还不够清楚吗？

雷动青云 · 发表于 2013-2-21 22:54:06

顶起~ 谢啦~

jun_dahai · 发表于 2015-4-5 08:54:42

回复 18# 陈涛

借用这个帖子，请教版主另一个相关问题，设计是这样子的：

delay mux

在DC/PT中，我使用set_case_analysis设置了sel
但是在使用SOC Encounter中，分析这条路径还是出错，它采用了更坏的路径进行分析，感觉上跟没有设置set_casy_analysis一样
那么我的问题就是：在SOC Encounter这个工具里，我需要如何设置，才能得到正确的时序分析？

komatsu001 · 发表于 2017-11-29 13:33:56

设在output端，对后面所有fanin都有效
设在input端，只对那个pin及后面有效？
这句话怎么理解？

zch菲菲 · 发表于 2020-6-11 11:47:38

komatsu001 发表于 2017-11-29 13:33
设在output端，对后面所有fanin都有效
设在input端，只对那个pin及后面有效？
这句话怎么理解？ ...

个人理解，不一定正确；
1、设在output端，对后面所有fanin都有效
=》A模块的output端口只能做其他模块（假设为B）的输入，所以只要B拿A模块output信号作为输入，如上命令都有效
2、设在input端，只对那个pin及后面有效
=》A模块的input pin（假设为PIN0），只有经过A模块的PIN0，如上命令才会分析。

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