如何提高实现的设计的频率

Johnny_Cheng · 发表于 2011-12-5 00:08:22

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设计一个总线的Codec，如何使得Codec的工作频率很高呢？我实现的大概只有150MHz，有的设计的可以达到340MHz。如何才能够设计出时延小，工作频率高的Codec？
优化时序是一方面，如何进行时序优化？设计则更为关键了，如何提高设计的工作频率？求指点，求赐教。
不知道那位大侠能够提供一些资料或者指点都行。

creese · 发表于 2011-12-5 17:12:40

最有效的方法是提工艺。

jack888518 · 发表于 2011-12-5 21:46:08

高速数字电路设计是门学问...
看书吧...看国外的

Johnny_Cheng · 发表于 2011-12-5 23:33:45

回复 2# creese
不从工艺的角度考虑，如何从逻辑设计方面来提高设计高速率来着？请高手指点一下。

falloutmx · 发表于 2011-12-6 08:50:20

确定下你的瓶颈是路径延迟还是周期数太多，然后根据这个结果来决定如何修改

Johnny_Cheng · 发表于 2011-12-6 09:22:33

路径延时还是挺大的，我看，

lhy217 · 发表于 2011-12-6 11:31:24

采用流水线设计...

dongdong214 · 发表于 2011-12-6 15:46:01

PIPELINE, RETIMING ... PARALLEL, CHECK CRITICAL PATH, OPTIMIZE ARCHITECTURE, OPTIMIZE ALGORITHM

xinu2009 · 发表于 2011-12-6 16:52:19

回复 8# dongdong214

good!

Johnny_Cheng · 发表于 2011-12-6 18:28:43

回复 8# dongdong214
PIPELINE, RETIMING ... PARALLEL, CHECK CRITICAL PATH, OPTIMIZE ARCHITECTURE, OPTIMIZE ALGORITHM
有什么参考文档或者资料么？尤其是RETIMING 、 CHECK CRITICAL PATH, OPTIMIZE ARCHITECTURE, OPTIMIZE ALGORITHM这些方面的资料，能给推荐一些书籍啥的不？谢谢

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