已解决 综合，时钟下降沿问题

haier822

我在综合里定义了一个时钟create_clock -name CK  -period 20 -waveform [list 10 0] [get_ports CK]用到了CK的下降沿触发，报出的结果有error: Invalid waveform. Edges must be an even number of monotonically increasing values less than one period in duration. 好像告诉不能以递减的方式来定义。
在之前按照create_clock -name CK  -period 20 -waveform [list 0 10] [get_ports CK]，我的setup time 报告中，路径的时序都是由起点0（CK rise edge）分析到终点10（CK fall edge），时序路径只有半个周期，slack为负值。为什么分析终点没有到20，不知道为什么会这样，又该如何处理，麻烦再帮忙解惑，谢谢！

haier822

回复 3# icfbicfb


    我又追问了一个问题，有空的时候帮我看下，谢谢。非常期待

SKILLER

时钟相位改变，相当于就是上升沿和下降沿改变了啊，在code中，最好另外用一个always语句来处理下降沿触发的逻辑。

haier822

下降沿触发是单独用一个always来处理的。现在我问的是下降沿综合分析路径的起点问题。现在我已明白。路径分析起点从input port开始，set_input_delay默认是上升沿开始的，所以每次总是从上升沿开始。现在只要在set_input_delay命令中加上-clock_fall，路径分析就可以从下降沿开始了，终点也是下降沿。这样分析路径会有一个周期。

icfbicfb

回复 11# haier822


    sorry是我写错了，改回来了，

半周期是 create_clock -p 20 -w { 10 20}  不是 -w {10  0 }
10 0 当然是语法错误了，


你那个是半周期path，当然是10ns了，否则就是20ns 周期，
至于为啥半周期， 不太清楚，和设计有关吧，

现在是timing满足不了是吧，

haier822

回复 15# icfbicfb

我用了一个很简单的代码，就一个时钟，采用下降沿触发。现在只要在set_input_delay命令中加上-clock_fall，DC综合后路径分析就可以从下降沿开始了，终点也是下降沿，这样分析路径是一个周期。如果没有加上-clock_fall，分析路径是从时钟上升沿到时钟下降沿，半个周期了。

happylulu789

好帖，收藏学习一下！