关于signal tap

kknd2009 · 发表于 2011-11-28 15:15:34

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请问signal tap能否查看程序内部寄存器变量呢？还是必须接上引脚才能查看呢？
signal tap能否生成随机信号给被测试程序呢？

jackertja · 发表于 2011-11-28 15:27:24

1.不是程序内部，是FPGA内部
2.不用接到引脚，在插入signal tap时指定你要查看的信号，生成bit文件后下载，通过JTEG就可以看信号值了。
3.signal tap相当与示波器/逻辑分析仪，只能读取，不能写入/改变。
-----
这个我用的很少，欢迎其他高手指正、补充。

kknd2009 · 发表于 2011-11-28 17:48:03

回复 2# jackertja

那比如我要产生一组随机数去给模块测试，这样用signal tap是不是没法做了呢?
谁能详细说说signal tap和MODELSIM的各自用途呢。

wsw163shanghai · 发表于 2011-11-28 22:22:40

don't need 把信号连接到管脚

jack888518 · 发表于 2011-11-28 22:58:41

请问signal tap能否查看程序内部寄存器变量呢？还是必须接上引脚才能查看呢？
signal tap能否生成随机信号 ...
kknd2009 发表于 2011-11-28 15:15

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你能不能说清楚你到底想干嘛？测试模块？
signal tap你可以理解成一个示波器....他是看FPGA内部的寄存器值的..
他是quartus里面的一个工具，所以它的权限相当大的，啥里面的基本都能看到（只能看...)
你要生成随机信号，一般自己写testbench来做...verilog有随机数生成的函数，你可以看一下...

freshair_eet · 发表于 2011-11-30 19:01:44

问题1：不需要。只要类型是Reg且不被综合掉就可以看；
问题2：不可以。如果想看随机信号激励内部电路的情况，可以：1、Modelsim仿真；2、内部加一个信号发生器，自己再加一个使能电路就可以了。

kknd2009 · 发表于 2011-12-9 17:36:46

回复 6# freshair_eet

那可以这样理解么，Modelsim是做软件仿真， Signal Tap是硬件仿真？

freshair_eet · 发表于 2011-12-9 18:42:26

回复 7# kknd2009

某种程度上可以这样理解。
SignalTap是FPGA实实在在在跑的，外部的输入源都已经加上了；Modelsim的激励testbench是你自己描述的，这种输入很多时候是理想化的。

dumao0620 · 发表于 2016-3-15 15:57:24

说了半天都没有说出来人家问的意思。

crax4ever · 发表于 2016-3-15 23:41:58

SignalTap是FPGA内部的逻辑分析器，只能看，不能产生信号。

不太明白为什么你要在FPGA内部做仿真，用ModelSim方便多了，编译也快。如果你是担心时钟不稳定，你需要分析你的时钟报告，要保证没有时钟错误

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