set output delay 求助

hollyz · 发表于 2011-10-19 21:53:16

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在模块的OUTPUT 口用了这条命令: set_output_delay $CONS(CLK_250M_OUTPUT_DLY) -clock VIR_CLK_250M [get_ports sk_dma*], 从LOG上看这条命令的返回值是1, 认为output delay设置成功了，但check_timing 报出来：Warning: The following end-points are not constrained for maximum delay.
End point
---------------
sk_dma_data[0]
sk_dma_data[1]
sk_dma_data[2]
sk_dma_data[3]
sk_dma_data[4]
sk_dma_data[5]
sk_dma_data[6]
sk_dma_data[7]
sk_dma_data[8]
sk_dma_data[9]
sk_dma_data[10]
找了其中一个output port report timing, 报告的结果也是end 点没有时序约束。又试了 set_output_delay 1 -clock VIR_CLK_250M [get_ports sk_dma_data[0]], 然后再report_timing，结果还是END点没有设上output delay. 有哪位知道这个可能是什么问题，应该怎么做吗？谢谢！

hollyz · 发表于 2011-10-20 18:14:22

原因好像是: 这个CLK1(PORT) 跟 TEST_CLK 经过MUX输入到模块内部做为CLK, create clock 在CLK1 port上，并设了ideal net work, 但又在这个clock mux 的output pin上设了ideal net work。去掉 mux pin上的这个约束就可以了。但奇怪的是去掉后TIMING报告上这个MUX 的DELAY非常大，从CLOCK PORT上设的ideal net work是不是应该会自动传递到这个MUX?

abao123 · 发表于 2011-10-21 15:08:03

回复 2# hollyz
TEST_CLK也是一个时钟吗？你的意思是两个时钟通过一个mux进入core作为时钟CLK？
如果这样的话直接设置在CLK上不是可以了吗？楼主说的问题我也遇到过，最后也没有找出问题的原因！
期待

智乐 · 发表于 2013-9-22 16:14:58

回复 3# abao123

问题是否解决了？我也碰到同样的问题

liriver03 · 发表于 2013-9-23 22:01:30

用report_timing -to your_port -excep all看下原因

[讨论] set output delay 求助

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