设置了output delay，再设置set_load还有很大意义吗？

optihack

CELL的延迟与Transition和Load有关，而Load是通过影响Transition来影响CELL的延迟的。而output_delay是外部 ...
vampire0322 发表于 2011-7-29 17:34

                               
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   楼上的这位 说的是对的～举例来说～
如果set_output_delay了， 那么DC会根据这个delay值来综合内部的logic，如果这个delay很大，最后的output出去的flop后面可能就不跟什么combo logic了～ 但最终drive output port的cell 不一定需要驱动很大，只要能满足时序即可
如果set_load了， 那么DC会根据这个cap的值 来计算output port用不同的driving cell 所产生的delay值，进而综合内部的logic，但最后的drive output port的cell一定会是一个driving 能力比较强的cell，否则会产生很大的delay，以致不满足时序～

一般来说 set_output_delay和set_load是可以一起用的～ 不冲突，对外部环境模拟更真实～

menglizhuiyi

版主，可不可以这样理解：set_load是设置本级可以驱动的下一级的大小？

dkjhl623

回复 11# optihack


    学习了，也就是说set_load用在综合时以选择输出端口的驱动能力，如果在时序分析中的output capacitance load 的设定是不是要根据综合时设定的大小来取值呢？
如果一般的设计的话，还没有确定要多大的驱动能力，这个负载选多大可以呢？有个通用值吗？

xiaoquanic

点赞，讲的挺清晰的，两个概念

sy1success

mark 一下

mch_ee

学习了~

mandy.wang

马住

chentb1990

看了各位大神的讨论，个人理解一下，不知道对不对：
set_output_delay通过约束留给外面（就当是pcb板子吧）的时间来约束芯片内部的logic的综合方式，要保证信号能在规定的时间内到达port外；
set_load是约束port上的驱动能力，这个驱动力弱了，通俗的讲，影响的是port外信号跳变的斜率。当然效率太小了，对内部信号的延时也有一点点影响，因为跳转到高电平的触发点晚了。
set_output_delay个人感觉理解应该是对的，
set_load不知道对不对，感觉是这样，但是不是非常有把握。