CTS 优化不下去.

混乱三千年

面积不够吧

liuzt

尝试着做一下网表优化,再看看你的FP 是否合理啊?

jiancongwoo

2种可能。
1. SDC有问题。
2. Clock Tree是否有问题。
建议先在Opt之前，先报下Timing， Setup 和HOLD。
个人建议是好好关注下HOLD。

龙溪小泮

icc里能修到100%啊

henry_wangjj

回复 13# jiancongwoo


    thanks all.

and I check the hold violations, and found one strange things:

the clock network delay is always much bigger in Required path than in Arrival path.  to put it simply:
(1), I set the network delay(network + source = 2ns) in SDC before CTS, but the value of the clock network delay(ideal) is ranged from 5 to 10(before CTS), and the value in RT is much bigger than AT, why?
(2), after CTS the propagated network delay(propagated): values in RT is also much bigger than AT, why ?

thanks in advance.

wl7xiancun

很有可能是你的uncertainty clock 加在了hold 上面了，而且加的很大吧。

qchdmb

回复 8# icfbicfb


    版主，我做CTS时也遇到类似的问题，placement做完后利用率才65%，但fix hold time后就100%了，我建时钟树和修hold time是分开做的。
查看报告发现，建时钟树时遇到了error：
initializing parameters for clock ate_clk:
root pin: pin/clk_buf_scan/clk_buf/Z
Error: skipping pin pin/clk_buf_scan/clk_buf/Z because it's not on clock network.(CTS-555)

CTS-555的意思是该pin不在clock network上，或者在该pin的fanout路径中的某点被定义了set_case_analysis或者set_disable_timing，
请问这个问题怎么解啊，和前端designer一起debug 1周多了，没找出根源，求版主赐教。

qchdmb

回复 8# icfbicfb

版主，我在cts时也遇到了类似的问题，placement做完后利用率只有65%，但fix hold time后利用率100%了，我建时钟树和fix hold time是分开两步做的。
查看报告，发现在建时钟树时报了一个error：
initializing parameters for clock ate_clk:
root pin:  pin/clk_buf_scan/clk_buf/Z
Error:      skipping pin pin/clk_buf_scan/clk_buf/Z because it's not on clock network.(CTS-555)

CTS-555的意思是该pin不在clock network上，或者在该pin的fanout上的某点被set_case_analysis或set_disable_timing了。
请问这个问题怎么解啊，和前端designer一起debug 1周多了，没找出根源，求版主指教！！