transition 和 capacitance violation 在哪个阶段fix最有效？

chris_li

阶段 一,  placement 之后

阶段 二,  CTS 之后

阶段 三,  final routing 之后

陈涛

在placement中间就要开始考虑

chris_li

在placement中间就要开始考虑
陈涛 发表于 2011-8-10 14:47

                               
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感谢陈老前辈指点。

嗯， 在placement之后发现有cap的违反了， 但是我发现大多在clk pin上的。 我随后做了一个实验， CTS后这些有 cap 违反的clk pin都被自动fix了。 当然， 有新的 cap 违反出来。 倘若在placement修这些cap的话，估计会有很多buf/inv 无端增加了delay， 您说呢？

icfbicfb

place的时候就要考虑了，往往加点约束，
比如
set_max_transition 0.3 [current_design]
set_max_capaitance 0.3 [current_design]
set_max_fanout 30 [current_design]

place的时候加些余量没什么不好， 除非插入太多的buffer， 影响利用率，

随着后面步骤的进行，反复是肯定的，最后修完就好了
工具肯定不能干净的，要最后自己eco insertbuffer、size cell来修的，

aa2263910

主要是place的时候 尤其在65nm以后  buffer额外加入的延时一般都小于buffer改善的延时 所以还是很划算的  否则 pt里有的修了  而且65nm以后在pr工具中的设置要比实际库中的小一些才好

stone101

留名，正在学习

xylyc521

回复 3# chris_li


    就算去优化，place时候也应该不会去动你clock的吧？