Top-down digital design flow

vivace

最近在做final project，发现一个非常好的pdf
感觉很适合初学，拿出来跟大家分享

下面是目录

Chapter 1: Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Top-down design flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Design project organisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.3 EDA tools and design kit configuration . . . . . . . . . . . . . . . . . . . . . . . . 4
1.4 Installation of the AMS design kit . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.5 VHDL example: Adder-subtractor . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.6 Text editing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.7 Design flow steps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Chapter 2: VHDL and Verilog simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.1 Starting the Modelsim graphical environment . . . . . . . . . . . . . . . . . . . 9
2.2 Simulation of (pre-synthesis) RTL VHDL models . . . . . . . . . . . . . . . . . .10
2.3 Simulation of the post-synthesis VHDL model with timing data . . . . . . . .12
2.4 Simulation of the post-route Verilog model with timing data . . . . . . . . .14
Chapter 3: Logic synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.1 Starting the Design Vision graphical environment . . . . . . . . . . . . . . . . .17
3.2 RTL VHDL model analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
3.3 Design elaboration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
3.4 Design environment definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
3.5 Design constraint definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20
3.6 Design mapping and optimization . . . . . . . . . . . . . . . . . . . . . . . . . . .21
3.7 Report generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
3.8 VHDL/Verilog gate-level netlist generation and post-synthesis timing data
(SDF) extraction 26
3.9 Design constraints generation for placement and routing . . . . . . . . . . .27
3.10 Design optimization with tighter constraints . . . . . . . . . . . . . . . . . . . .28
3.11 Using scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
Chapter 4: Standard cell placement and routing . . . . . . . . . . . . . . . . . . . . . 33
4.1 Starting the Encounter graphical environment . . . . . . . . . . . . . . . . . .33
4.2 Design import . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
4.3 Floorplan Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
4.4 Power ring/stripe creation and routing . . . . . . . . . . . . . . . . . . . . . . .38
4.5 Global net connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
4.6 CAP cell placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
4.7 Operating conditions definition . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
4.8 Core cell placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
4.9 Post-placement timing analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
4.10 Clock tree synthesis (optional) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44
4.11 Design routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47
4.12 Post-routing timing optimization and analysis . . . . . . . . . . . . . . . . . . .48
4.13 Filler cell placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
4.14 Design checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49
4.15 Report generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50
4.16 Post-route timing data extraction . . . . . . . . . . . . . . . . . . . . . . . . . . .51
4.17 Post-route netlist generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
4.18 GDS2 file generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
4.19 Design import in Virtuoso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52
4.20 Using scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

eleven7up

正好在進行project
需要用到
謝謝分享

LAS.xs

kankan

woainio

好东东阿！谢了！

alex_bai

ezman

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chonghuu

多谢了!!!!!

armmips

Thanks for sharing

armmips

Thanks for sharing