PLL后仿真问题，急~~~~~~

yxh12321

想问下各位大虾，PLL后仿真时，遇到了这种怪情况，vco控制电压的毛刺降得很小了，锁定后峰峰值1mV左右，并且很窄，但是为何jitter却变大了很多170ps？？？？ 原先毛刺峰峰值4.8mV，又宽又大，jitter 却只有80ps？？（注，这2个版本的VCO完全一样，只是fin的走线以及电源地的走线不太一样）

因为前期主要致力于降低vco控制电压的毛刺，最后才整体仿真，这个问题的出现直接导致调了2个星期的东西白调了，很打击人！

请大虾多多指教阿~~~~

这个问题的出现也让我怀疑PLL的jitter 是否能够反映其性能，到底是该选毛刺大，jitter小的？还是毛刺小，jitter大的？
甚至以后要不要再看jitter？假如不看jitter 看噪声，那么后仿真的噪声如何得到？

（问题可能比较多，希望热心的大虾尽力多帮帮忙，谢谢了！！！！！）

xiaowanzi88

前仿的时候有把寄生电阻，bonding电感，沉底阻抗，PAD电容，ESD结构等都考虑进去吗？

yxh12321

回复 2# xiaowanzi88
非常感谢 xiaowanzi88 大虾及时的回复，我可能没描述的很清楚。jitter变大了，我是用同一个电路的2个版本版图对比的。这2个版图提的网表用hspice仿。这2版是 模块的布局以及模块间的走线不一样，其他地方一模一样，vco控制电压的毛刺小了很多，窄了很多的版本反而比毛刺又大又宽的版本jitter大？这个原理上解释不通啊


让我怀疑，jitter这个指标到底能反映多少东西？

再次感谢xiaowanzi88，呵呵呵，在eetop碰到你这么热心的不太容易

zwtang

回复 1# yxh12321

请问所谓的VCO压控毛刺的频率情况如何？如果是VCO的两倍频的话，大一些也无所谓。关键看看低频信号成分。

kau

同意楼上

kau

而且仿真的设置什么的会严重影响仿真结果，跟电路规模和精度都有关系。

wuyanhui

chargepump电流改变了吧？或者你的RC改了？
简单降低毛刺，也可能会影响到环路的带宽

smic008

用时域的仿真通常没办法反应VCO的噪音，无法用PSS+PNOISE仿真。
所以时域仿真通常只能反应PLL的锁定的行为，类似于step response，看看锁定时间差不多的就行了。
理论上如果电荷泵的mismatch比较好并且电源是比较干净的话，仿真精度越高，jitter越小。

yxh12321

回复  yxh12321

请问所谓的VCO压控毛刺的频率情况如何？如果是VCO的两倍频的话，大一些也无所谓。关键看 ...
zwtang 发表于 2011-7-30 13:44

                               
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毛刺的频率成分，主要是6MHz（比较频率），24MHz（晶振频率），以及VCO输出频率。其中VCO输出频率的毛刺比较宽。6MHz是CP有点失配，24MHz是一开始输入的走线影响的，这我都能理解。

在jitter比较小的那个版本，这3个频率的毛刺都很大，达到3~4mV，而且VCO输出频率的毛刺还又高又宽。

修改优化了之后，毛刺都降下来了，峰峰值只有1mV左右，并且毛刺都明显很窄 ，可是jitter却大起来了。这让人难以理解~·

另外，楼下有人说仿真的设置，我仿真时 网表后面给的都是一样的，观察jitter 的设置都是完全一样的。

请各位大虾再帮我想想是哪里的问题

十分感谢！！！

yxh12321

用时域的仿真通常没办法反应VCO的噪音，无法用PSS+PNOISE仿真。
所以时域仿真通常只能反应PLL的锁定的行为 ...
smic008 发表于 2011-8-1 20:38

                               
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仿真精度，输入信号精度 等等这些设置我都给的完全一样，包括最后观察jitter 的设置

请大虾再帮我想想