PLL后仿真问题，急~~~~~~

kool · 发表于 2011-9-29 22:43:04

回复 17# yxh12321

cscope还可以测TIE(accumulate jitter/long term jitter) 吗，可以的话你可以比较一下啊？或者你做一下眼图比较一下。

period jitter主要是由高频噪声引起的，并不一定噪声的幅度值大，它就大。

你测一下TIE，或者比较一下眼图，这个结果应该是噪声幅度值小的结果好。这个结论我也不是很确定，有空你可以比较一下，看看我的猜测是不是正确。

semico_ljj · 发表于 2011-9-30 14:24:56

kankan...

yxh12321 · 发表于 2011-10-29 01:49:04

回复 21# kool
你好，好久没上来看了，多谢大牛的回复！对于TIE，我不是很理解。不过cscope 好像不能测量它。
cscope 上能够测量period jitter 和 cycle to cycle jitter 2种，而点进测量它俩的界面所选的就是 eye diagram，不知这个与你说的眼图是否是一个
另外，不太理解你说的“period jitter主要是由高频噪声引起的，并不一定噪声的幅度值大，它就大。”

zqsus · 发表于 2011-10-29 13:06:30

what simulation tool did you use?
Use Hspice.

liusupeng · 发表于 2011-10-29 22:14:59

你是不是通过降低带宽，导致毛刺降低。这样虽然降低了loop noise的contribution，但是VCO本身phase noise被压制的少了。最后的结果可能jitter更大。 optimum bandwidth has to be selected.

xhseu · 发表于 2011-10-31 10:46:43

请问楼主jitter是怎么仿出来的呢？

xiangjiang001 · 发表于 2012-9-22 21:51:09

依我的理解是这样的，不知对不对：
（1）、整个PLL系统呈现低通特性，而VCO呈现高通特性。同样可以理解为在VCO前面的PFD、CP、LPF呈现出低通特性。
（2）、基于（1）中的结论可以得出当Vctrl的幅值大频率低的时候，VCO对Vctrl中的噪声抑制效果好。相反Vctrl的幅值小频率大的时候，VCO抑制此时Vctrl中所存在的小幅值高频率的噪声所以就会导致你PLL的输出jitter相比高幅值低频率的要大。
（3）、请问楼主你的在仿真jitter的时候可否加入电源噪声和输入参考时钟的噪声以及电子器件噪声？

何平 · 发表于 2014-12-29 19:10:22

经典，赞一个

Donald2013 · 发表于 2014-12-30 21:32:10

路过看看。。。。。。。。。

helong0105 · 发表于 2015-1-29 15:55:18

路过，赞一个，很深入

[求助] PLL后仿真问题，急~~~~~~

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