Cadence用Verilog Code和Layout做LVS

carolin

小弟新手，用Astro APR后，Output Verilog Code和GDS，现将其导入Cadence，想做LVS，大家以前这样做过吗，请高手赐教，具体步骤是怎样的，为什么我做的结果是很多电源和地短路了啊      先谢谢大家

linuxluo

it's a normal flow. you can use Assura to do this.

q_l

把Verilog转成电路再提取CDL,就可以做LVS了

carolin

回复 2# linuxluo


    谢谢   能解释一下是怎样的流程吗   试了好多遍都是不成功   

carolin

回复 3# q_l


    谢谢  我尝试一下  但是可以解释为什么要转化成CDL吗

q_l

回复 5# carolin


    CDL是LVS中NETLIST的格式啊

cxl666

使用calibre 使用命令：v2lvs -s0 GND -s1 VDD -v /home/xxx/topcell.v  -o /home/xxx/topcell.cdl -s /home/xxx/Standard_Cell/std.spi 如果你merge 了GDS就是管级必须用管级网表做，门级别显然不对。

carolin

回复 7# cxl666


        是用Assura做的 提取了电路的CDL  和Layout对比了  结果还是很多电源、地短路错误  不知道具体原因出在哪里   因为没装  Calibre  所以暂时还没办法用啊   先谢谢版主了

wesley_wan

v2lvs转化为cdl文件
global  power ground
inlcude “standardcell.spi"
其实关键是你要理解lvs网表文件，因为转换后需要做一些小修改

carolin

回复 9# wesley_wan


    谢谢你 wesley_wan
  Assura搞不定了   装个Calibre试试