求助FPGA配置完，管脚输出一直为低

emaklutz

目前用的一个SPARTAN6系列的FPGA，XC6SLX45－2FGG484。逻辑烧写配置完成后，DONE信号也起来了，发现普通IO脚输出一直为高，就算我逻辑中给低，测试的输出也是为高，求助是不是FPGA损坏或者其他原因。

emaklutz

补充说明，各个电压都正常，时钟输入正常。

emaklutz

在线等，那位高手给解答下

dlb05061131

你把那个管脚独自输出方波看看，我之前试过一个管脚坏掉。

emaklutz

输出不了，我试过把时钟直接给出去，但是测试得到的还是高电平。

warmheard

仔细查看一下是不是那个引脚
然后如果是，看看有没有强下拉，或者换个引脚试一试
看看你的逻辑是否正确，仿真通过了吗？

emaklutz

那个管脚我是3。3K上拉到3。3V。
我逻辑很简单，就是直接赋值为0，这个应该不会有错；
除了这个脚我还有个是输出时钟的，也是时钟输入直接给出去的。但是测不到信号，一直为高，现在没办法，就换了块板子重新焊接。
主要就是不敢确定FPGA是不是坏了，为什么坏的。

yanwang67

把程序贴出来，让我们看看啊

emaklutz

entity test is
    Port ( clkin : in  STD_LOGIC;
           lclk : out  STD_LOGIC;
           tx : out  STD_LOGIC_VECTOR (3 downto 0));
end test;

architecture Behavioral of test is

begin

lclk <= clkin;

tx <= clkin & clkin & '1' & '0';


end Behavioral;
整个工程，因为要测试，所以很少的逻辑。

sw387

直接配置FPGA，不用配置芯片试试能不能跑起来，如果可以就不是FPGA的问题了。