为什么tco都7ns了，综合结果显示时钟还可以跑到200多M？

sages · 发表于 2011-6-1 16:39:48

我猜
这个TCO是最后输出的地方，楼主的模块输出是组合逻辑输出，到FPGA外面，所以TCO很大，但又不影响内部 ...
jackertja 发表于 2011-6-1 09:00

登录/注册后可看大图

我也在想这个TCO是不是就是指最后一级，也就是输出端口的寄存问题，但是即便是最后一级输出端口的寄存，时钟周期也不能小于这个TCO吧，不然数据还出错呀

sages · 发表于 2011-6-1 16:40:37

同意LS，还有个因素，可能LZ没有做PIN脚的时序分析，所以报不出来。
eaglelsb 发表于 2011-6-1 13:30

登录/注册后可看大图

这个我到没有想到，想请问PIN脚的时序分析怎么做呀，求指教

warmheard · 发表于 2011-6-1 18:48:35

我觉得worst Tco是最后一级寄存器到外部pin的延时，内部的Tco不会有这么大的，最大时钟应该是内部始终最大值，没有考虑IO上的延时。一般来说IO的延时都有3~5ns，pin上的Tco肯定是worst的

hllyh · 发表于 2011-6-2 10:46:29

Quartus II 还是用TimeQuest Timing Analyzer吧。

chlor · 发表于 2011-6-2 15:31:26

port上的约束，dc中的set_input_delay, set_output_delay吧，在fpga上就不清楚了，应该有相对应的吧

falloutmx · 发表于 2011-6-2 17:31:32

就像9楼说的，组合逻辑会影响时序分析的，你建个纯组合逻辑工程跑跑就知道了。在输出口附件放个D触发器打一下，再来跑就能知道准确的了

sages · 发表于 2011-6-2 19:06:07

我觉得worst Tco是最后一级寄存器到外部pin的延时，内部的Tco不会有这么大的，最大时钟应该是内部始终最大值 ...
warmheard 发表于 2011-6-1 18:48

登录/注册后可看大图

恩，这个说得在理，但是还是就是那个问题，即使是i输出到pin脚的延时，时钟周期也还是得满足他吧，不然也会有问题呀

warmheard · 发表于 2011-6-3 14:35:19

回复 17# sages

他的工具可能不考虑到输出pin上的延时，因为去外部pin上的东西，外面怎么用工具也不知道，可能就把他的延时忽略了。

[求助] 为什么tco都7ns了，综合结果显示时钟还可以跑到200多M？