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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Altera FPGA时序约束理论
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楼主: wangbo19852008

[资料] Altera FPGA时序约束理论

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runpengchao
发表于 2011-4-1 17:31:52 | 显示全部楼层
谢谢楼主分享
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zyffpga
发表于 2011-4-1 17:36:52 | 显示全部楼层
好东西，能用在xilinx上吗
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2004111
发表于 2011-5-3 19:12:36 | 显示全部楼层
很好很好很好啊
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潶崎一护
发表于 2011-5-26 17:03:30 | 显示全部楼层
good !!ding
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jinsongpo_130
发表于 2011-5-26 23:30:22 | 显示全部楼层
回复 1# wangbo19852008


    谢谢楼主
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jinsongpo_130
发表于 2011-5-26 23:33:29 | 显示全部楼层
回复 108# jinsongpo_130


    afdafd
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jb7955
发表于 2011-7-25 00:55:47 | 显示全部楼层
回复 1# wangbo19852008


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snoopyyi
发表于 2011-7-25 01:20:12 | 显示全部楼层
顶了才有分
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xujie06023613
发表于 2011-8-14 16:19:08 | 显示全部楼层
谢谢楼主，关于FPGA的约束还是一知半解，不知道加了约束后效果会怎样。
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servingapples
发表于 2011-9-19 11:04:16 | 显示全部楼层
这么丰富
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