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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Altera FPGA时序约束理论
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[资料] Altera FPGA时序约束理论

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wangbo19852008
发表于 2010-4-23 13:30:30 | 显示全部楼层 |阅读模式

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Timing Analysis.pdf

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exiaohu
发表于 2010-4-23 17:00:16 | 显示全部楼层
沙發
謝謝樓主
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exiaohu
发表于 2010-4-23 17:01:22 | 显示全部楼层
在頂一個，呵呵
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elecman
发表于 2010-4-25 21:36:05 | 显示全部楼层
感谢，这个值得一看
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youke1234
发表于 2010-4-30 21:38:12 | 显示全部楼层
xiexie
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youke1234
发表于 2010-4-30 21:39:43 | 显示全部楼层
xiexie
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youke1234
发表于 2010-4-30 21:41:57 | 显示全部楼层
duoxie
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nzh4615
发表于 2010-5-2 14:55:05 | 显示全部楼层
xiexie
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vim1
发表于 2010-5-2 16:32:29 | 显示全部楼层
thanks thanks
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redmanwang
发表于 2010-5-5 19:08:55 | 显示全部楼层
谢谢楼主分享
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