多时钟信号的处理

Tonyhai

图中clk_50m为50M时钟，clk_100m为100M时钟，core_rst、spt_rst为复位信号，
两个模块之间的信号core_spt_cs_n、core_spt_we_n在处理的时候要注意什么？要不要进行异步处理？
望大家帮忙解答，谢谢了！

A1985

理论上不需要，因为是同步电路，而且是慢时钟到快时钟，2倍频。隐约记得是很久以前的虚拟的东东。。呵呵。。

Tonyhai

回复 2# A1985


    谢谢你。
    这两个模块时钟不一样，怎么是同步电路呢？
    你说的意思是不是单个模块是同步电路？

A1985

回复 3# Tonyhai

好好去理解一下，什么是同步电路，什么是异步电路。
不是说频率不同就一定不是同步电路。

1984ralf

我也有点模糊 需要去仔细看看 什么是同步电路与异步电路了

Tonyhai

回复 4# A1985

同步电路：电路中所有的触发器的时钟端接同一个时钟；否则就是异步电路。

麻烦你给我讲讲，谢谢你了。

JD.WARLOCK

看看~~~~~

A1985

回复 6# Tonyhai



    如果一个频率和另一个频率有固定的相位关系，即可称为同步时钟。
   如PLL出来的2分频、3分频。。等等理论上说是同步的。你那个clk_50m和clk_100m应该是从crg模块产生的，肯定会做成同步的。二分频关系。时钟有很多种，从频率和相位上分。好好找点书籍看看，或问一些有经验的同事。

acgoal

回复 8# A1985


    我觉得，从后端时序分析的角度来说，这些时钟可能认为是同源，当然也取决于互相的相位，时钟延迟，抖动等等。我不确定时序分析工具能否正确的分析这两个时钟域之间的约束。
    从前端设计角度来说，应该把跨越这两个时钟之间的信号认为是“跨时钟域（异步）”来处理，这样设计比较保险。当然，我是指从工程角度。如果是做研究（专门优化），或者是对于资源使用非常敏感的话，那要做另外的特殊处理。因为异步时钟处理相对来说比较耗费逻辑。
    个人意见，欢迎讨论。

Tonyhai

回复 8# A1985


    谢谢，果然是牛人