多时钟信号的处理

Tonyhai

回复 9# acgoal


    谢谢你的答复，很有道理

jackertja

综合器不认为你是一棵时钟树下的时钟就不是同步时钟。
在X-FPGA里面，走不同GBUFF的时钟就不是同步的。
即使相位固定，也不能说是同步时钟。
因为相位差要算到时钟倾斜里面去，如果不在一棵时钟树下，综合器就很难得到这个相位差，就很难布线。
不是同步时钟就要异步处理。

processor

如果是ASIC，要流片的，如果clk_50m和clk_100m是同源的，由50m到100m的信号确实不用做同步的，同源时钟在后端做时钟树的时候会进行处理，保证它们的相位关系。当然，你要是硬要同步，如果时序和面积没有太大要求，当然也没有问题了

eaglelsb

cs_n在低就使能了，we_n信号你是用低，还是从1到0的triggle？
因为是从低时钟域到高速时钟域，肯定能采得着的，你在快时钟域直接打二拍就可以使用了，
如果是高到慢，且是一个脉冲，那就得注意展宽才使用。

meijingguoyu

我觉得应该是异步吧，你能保证进入两个模块的时钟一定是两倍关系吗，假如有抖动或者slew不一样呢？

fengqing1012

肯定还是要做同步处理的，对于1bit的信号打两拍就好了
上板子验证的时候经常在跨时钟域上出问题

hustcer

回复 1# Tonyhai


    If the 50MHz clock is synchronous to the 100MHz, you do not need to do anything when you design the logic but in your
synthesis/STA constraints, you need to take this synchronization into account.
    If the 50MHz clock is asynchronous to the 100MHz, you definitely need to add extra logic to handle the issue caused by clock domain crossing.