高手进来：关于余量slack的一点思考

zhinvxing

回复 10# hover99


    谢谢你的回复！
    我对ASIC的流程不很清楚，只用过FPGA。在FPGA中只有P&R后才能得到包含slack的时序报告。如果只进行综合，只会得出资源消耗的情况。想请教下难道ASIC在综合阶段就可以得出时钟的最高运行频率和关于slack的一个预先估计？
    另外一点，你在回复中说“至于slack为正，是否在实际应用中还会出现timming问题，答案是一定的。所以一般时许分析时候的条件要比实际工作条件苛刻。”你说的条件苛刻是指在一般时序分析时，会考虑进去信号或时钟的抖动（uncertainty）等严苛条件吗？而且你说即使具有10%的fmax余量的设计，对其中存在slack为正（微小的正？）的路径，芯片工作时仍有可能出错，那岂不意味着用户永远不能信任手中的产品？

hover99

综合之后可以得到没有连线延迟的时序信息，通过这个可以对工作频率有个大致的估计。
最终的芯片大约会有10%的废品，更何况那些达不到工作频率的芯片。不过这些都会在ATPG上挑出来。不良芯片一旦流入到客户手中损失就比较大了。

cuichenhust

回复 4# zhinvxing

我是自己的经验和思考！！STA工具缺省情况下就是用的worst-case模型进行分析的，也就是最低电压，最高温度，最慢的工艺。至于时钟的抖动什么的，我不知道，应该要自己设置，因为STA工具不可能知道外部时钟质量咋样，对吧？！
另外，我一般都会给时钟加余量，比如122.88MHz我就用130MHz分析，时钟再抖应该也不怕了。
你可以自己在timequest（quartusII）里边看看，某一条路径的时序分析，里边waveform什么的都有，看多了，你就知道工具到底分析了什么

zhinvxing

回复 13# cuichenhust


    十分谢谢你的回复。
    关键是timequest分析出的微弱正余量与代码正常工作存在多大的必然性，是否意味着即使某路径存在微弱的正slack，但整体性能只要具有10%的fmax余量就可以高枕无忧？如果不是，那么面对存在微小正slack的路径该怎么办（假设fmax具有10%的余量），担心，恐惧，还是修改代码结构，直到slack也具有10ns左右才放心？

wyj2011

关注中，也遇到同样的问题

hllyh

Quartus II的timequest中已经有0C和85C最慢的分析结果，如果在指定的频率下，slack为正，应该没有问题。当然个别器件出问题，那是器件的问题，如果器件有问题，频率放10%也未必能用。

zhinvxing

回复 16# hllyh


    谢谢你的回复！
    你的意思是用85℃的模型，在指定频率下，只要slack为正，哪怕绝对值很小，都没有问题？

hllyh

回复  hllyh


    谢谢你的回复！
    你的意思是用85℃的模型，在指定频率下，只要slack为正，哪怕绝 ...
zhinvxing 发表于 2011-3-4 18:49

                               
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    应该没有问题。

落日星辉

就使用的感受而言，即使WC(worst case)下报violation，实际使用上问题也不大，我说的是实际项目上的经历。s4 820 -4 87%资源占用，wc 85下面timing report报的是93Mhz，实际使用100Mhz~110Mhz没有问题。毕竟wc分析的是极端情况，实际使用过程中很少达到。

abcdzigbee

开启fast/slow布线模式，只要两种模式下布线结果都ok就没啥好担心的